Средства автоматизации проектирования в электронике (обзор)
История автоматизации проектирования в электронике (EDA - Electronic Design Automation) насчитывает уже около 40 лет. Можно по-разному выделять поколения систем EDA (ECAD - Electronic Сomputer-Aided Design), например, беря за основу смену поколений аппаратных средств или главные направления усилий исследователей и разработчиков по развитию автоматизации проектирования.
На первом этапе в 60-70-е годы решались принципиальные вопросы создания математического обеспечения ECAD. До этого в электронике господствовали экспериментальные методы проектирования. Переход к компьютерным расчетам и моделированию требовал разработки адекватных математических моделей схем и конструкций радиоэлектронной аппаратуры (РЭА) и численных методов исследования этих моделей. Поэтому для первого поколения средств EDA, представлявших собой не связанные друг с другом программы расчета печатных плат и электронных схем, главными были формализация постановок проектных задач и выбор соответствующего математического аппарата. Уже с конца 60-х годов развитие EDA в основном определяется прогрессом микроэлектроники. Непрерывный рост степени интеграции, уменьшение проектных норм приводят к увеличению сложности микроэлектронных изделий, к появлению БИС. затем СБИС и УБИС (далее для них используется общее лаконичное обозначение СБИС - Сверх-Большая Интегральная Схема), в настоящее время (2000 г.) на одном чипе (схемы памяти) может быть размещено более 300 млн транзисторов. Экспериментальные методы в условиях проектных норм в десятые доли микрона (осваивается технология с проектными нормами 0,13 мкм) и задержек менее наносекунды становятся. неудовлетворительными. Известные математические методы в условиях решения систем из нескольких тысяч и более нелинейных уравнений также малопригодны. Поэтому 80-е годы ознаменовались совершенствованием математического обеспечения и развитием интерактивных средств проектирования на рабочих станциях. Появляются технологии разработки микропроцессоров и схем памяти, заказных и полузаказных СБИС (ASIC - Application-Specific Integrated Circuits), в том числе на программируемых логических микросхемах (CPLD - Complex Progammable Logic Device) и программируемых вентильных матрицах (FPGA - Field Programmable Gate Array). Технологические и схемные характеристики каждого из этих типов СБИС имеют свои особенности. Так, если в случае CPLD для отражения структуры конкретной схемы в инвариантном по отношению к приложению множестве функциональных ячеек требуется выполнить заключительные технологические операции металлизации, то в случае FPGA программатор по разработанной в ECAD программе просто расплавляет имеющиеся перемычки (fuse) или наоборот их создает, локально ликвидируя тонкий изолирующий слой (antifuse). Эти различия обусловливают особенности проектирования схем и требуют их отражения в применяемом математическом и программном обеспечении ECAD. Поэтому в современных развитых ECAD (например, САПР таких фирм, как Synopsys, Mentor Graphics или Cadence) можно увидеть большое число программ различного назначения.
В начале 90-х годов началось бурное развитие направления, связанного с системными вопросами EDA. Средства интеграции программного обеспечения (ПО) в ECAD, управления проектированием и проектными данными, созданные в то время и получившие название системных сред (Frameworks), были рассмотрены в [1]. В настоящее время системные среды часто называют PDM (Product Data Management), в них включают программы управления проектированием и проектными данными, стандартные форматы и языки представления и обмена данными. Средства, составляющие системную среду, помогают разработчикам СБИС в использовании имеющегося ПО САПР, их называют HDL Add-In Tools [4]. Среди них выделяют средства, выполняющие следующие функции: 1) интеграция ПО, т.е. обеспечение интероперабельности между различными прикладными программами; 2) управление версиями и конфигурацией проекта, т.е. контроль целостности проекта; 3) реализация в имеющемся ПО определенных проектных операций с помощью языков расширения; 4) генерация моделей и управление библиотеками; 5) преобразование данных о схемах из одного представления в другое, например, графических диаграмм или списков цепей в файлы на языках проектирования Verilog или VHDL; 6) отладка моделей, контроль ошибок, визуализация формы сигналов и т.п.
Примером системной среды может служить среда, созданная в компании
Mentor Graphics. Ее составные части - Falcon Framework's Design Manager, Decision Support System (DSS), BOLD и язык AMPLE [2]. Design Manager используется для построения версий САПР, поддержки параллельного проектирования и управления конфигурацией проектов, обеспечивает интеграцию программных средств и доступ пользователя к программам и данным с помощью удобного графического интерфейса. Система поддержки решений DSS предназначена для развития средств проектирования и управления проектными данными. Редактор BOLD управляет документацией. Наконец, процедурный язык AMPLE позволяет выразить требования к расширению ПО для DSS и описать взаимосвязи между компонентами ПО.В ECAD фирмы
Cadence для управления проектными данными имеется файловая система, являющаяся частью системной среды Cadence Design Framework II. В ней предусмотрена иерархическая организация проектных данных с выделением уровней библиотек, категорий (categories), ячеек (cells), видов (Cellviews). Ячейка - базовый объект, который может иметь несколько различных представлений (видов). Ячейки объединяются в родственные группы - категории, а категории - в библиотеки. Разработчик с помощью системной среды имеет доступ к проектным данным, может создавать свои библиотеки, ячейки, виды.Системная среда
CAST Design Data Management [3] выполняет функции управления потоками проектных задач, библиотеками, архивированием версий.Для управления версиями в системных средах вводят ряд статусов данных. Текущая разрабатываемая версия имеет рабочий статус и локально доступна непосредственным исполнителям. После завершения определенных проектных операций данные становятся доступными всем членам рабочей группы. После согласования решений данные получают статус утвержденной (или архивной) версии.
Для визуализации данных используется несколько типов браузеров, с помощью которых пользователь может контролировать потоки проектных процедур, структуру проектных данных, получать сведения о версиях проекта и параметрах его частей, сопоставлять разные аспекты (представления) проекта, например, топологию, схему, результаты моделирования и т.п.
Типичный маршрут разработки СБИС включает этапы системного, функционального, логического и конструкторского проектирования. Ряд ведущих фирм-разработчиков ECAD предлагает средства, покрывающие полный маршрут проектирования СБИС. К их числу относятся Synopsys, Cadence Design Systems, Mentor Graphics. На системном этапе формулируются требования к функциональным и схемным характеристикам, разрабатываются алгоритмы, реализуемые в СБИС, и структурные схемы. Алгоритмы обычно представляются на языках проектирования аппаратуры (HDL - Hardware Description Language) и выражают поведенческий аспект проектируемого изделия.. Основными HDL языками в современных ECAD являются VHDL и Verilog, Поведенческие описания представляют собой исходное задание на функциональное и логическое проектирование. Этапы функционального и логического проектирования поддерживаются в ECAD рядом программ синтеза и моделирования. Одной из наиболее ответственных и трудно формализуемых проектных процедур является блочный синтез, в процессе которого выполняется распределение операций алгоритма по временным тактам (scheduling) и по функциональным блокам аппаратуры (allocation), выбирается тип памяти Тем самым определяются структура схемы на уровне регистровых передач (RTL - Register Transfer Level), типы блоков (комбинационные или последовательностные), реализуются распараллеливание и конвейеризация вычислений. Полученное RTL-описание на языке типа VHDL далее преобразуется в вентильную структуру - модель вентильного уровня (gate level). В последнее время все большее внимание уделяется процедурам совместного проектирования программной и аппаратной частей СБИС (SW/HW co-design). Если в традиционных маршрутах проектирования разделение алгоритмов на части, реализуемые программно и аппаратно, происходит на самых ранних шагах, то в технологии SW/HW co-design эта процедура фактически переносится на RTL-уровень и тем самым входит в итерационный проектный цикл и может привести к более.обоснованным проектным решениям.
Примером программ совместного проектирования SW и HW является
Cierto VCC, разработанная в Cadence.Важным моментом при синтезе является обеспечение тестируемости СБИС, что может выражаться в введении в схему определенных дополнительных цепей.
Результаты логического синтеза в виде VHDL или Verilog описания используются далее для синтеза тестов и поступают на этап конструкторского проектирования СБИС. Трудности формализации для общего случая блочного синтеза приводят к определенной специализации ПО, к ориентации программ на ограниченный класс проектируемых схем. Функционально-логическое проектирование осуществляется в ECAD с помощью
программ-компиляторов логики. Ряд компиляторов предлагается фирмой Synopsys [5]. Компилятор Synopsys' Behavioral Compiler осуществляет высокоуровневый синтез, позволяет проектировщику на основе заданного поведенческого описания создать и сравнить несколько вариантов архитектур, состоящих из операционных (datapath) и управляющих (FSM - Finite State Machine) блоков, и затем получить вентильную реализацию выбранной архитектуры. Синтез выполняется в следующей последовательности: 1. Исходное поведенческое описание представляется на языке Verilog или VHDL. 2. Проверяется корректность HDL-файла. 3. Составляется абстрактное представление проекта для перехода к составлению расписания операций. 4. Выбираются базовая технология и типы функциональных блоков из имеющейся библиотеки (DesignWare). 5. Составляется расписание операций с привязкой к временным тактам и функциональным блокам аппаратуры и генерируются управляющие FSM. 6. С помощью графического интерактивного средства BCView можно проанализировать результаты синтеза и внести коррективы . 7. Выполняется верификация выбранного и представленного на уровне регистровых передач (RTL) решения. 8. С использованием программ логического синтеза создается и оптимизируется вентильная структура проекта. 9. Выполняется верификация проекта на вентильном уровне. Для логического синтеза в Synopsys имеются программы DC Expert и DC Expert Plus. В них реализованы алгоритмы многоуровневой оптимизации, включая оптимизацию конечных автоматов, повторного синтеза после определения критического пути, встроен временной анализ с учетом нелинейных задержек, предусмотрен выход на конструкторское проектирование и синтез тестов. Для больших проектов часто используется технология восходящего декомпозиционного проектирования. В Synopsys эта технология называется Automated Chip Synthesis (ACS) или RTL Budgeting и заключается в предварительном разделении временных и других заданных ограничений между составными частями схемы (проекта). Далее для каждой части в отдельности синтезируются регистровая и вентильная структуры и осуществляется переход к конструкторскому проектированию. Благодаря декомпозиции в 5-10 раз уменьшается время синтеза по сравнению с продолжительностью нисходящего проектирования. В программном обеспечении структурного синтеза можно наблюдать стремление к специализации программ на основе учета функциональных и технологических особенностей проектируемых схем. Так, имеются программы, ориентированные на синтез схем применительно к CPLD или FPGA технологиям, или программы для синтеза схем сигнальных процессоров (DSP).Например, программное обеспечение
SPW/HDS для синтеза сигнальных процессоров на поведенческом уровне предлагает фирма Cadence. Программу SystemView вместе с библиотекой ELANIX RF/Analog Library фирмы Elanix применяют для проектирования DSP алгоритмов, аналоговых систем с встроенными подсистемами, систем связи, систем управления с дискретными и аналоговыми компонентами. Другими примерами программ, ориентированных на проектирование DSP, могут служить MISTRAL2 и. COSSAP компаний Mentor Graphics и CADIS: соответственно.Примерами программ структурного синтеза, реализуемых на ПЭВМ, могут служить системы логического синтеза
ASYL+ и PLD-XL с сравнительно невысокими ценами, предлагаемые французской фирмой MINC Inc. [6,7]
Верификация функциональных и логических схем в большинстве случаев выполняется с помощью программ моделирования. Верификация требуется после основных проектных операций синтеза и выполняется программами, ориентированными соответственно на уровни системный (архитектурный), регистровых передач или вентильный.
На системном уровне используются высокоуровневые модели, выражающие на языках типа С или VHDL алгоритмы, подлежащие реализации в проектируемой СБИС. Проверяется корректность заданных алгоритмов. Элементарными частями моделей являются поведенческие описания функциональных блоков. Далее в цикле проектирования последовательно создаются и используются модели регистрового и вентильного уровней сначала для отработки схем блоков, выявления в них и устранения грубых ошибок, затем для проверки общей схемы взаимодействия блоков с учетом временных задержек. В последнем случае размеры моделируемых логических схем могут достигать сотен тысяч вентилей и более. Поскольку в итерационном цикле проектирования и при анализе тестов моделирование должно выполняться многократно, требования к быстродействию программ моделирования предъявляются весьма жесткие. После этапа топологического проектирования моделирование повторяется уже с учетом уточненных задержек, обусловленных паразитными параметрами межсоединений. Следует отметить, что в СБИС проводники имеют малые площади поперечных сечений и, следовательно, увеличенное сопротивление, это приводит к тому, что 70-80% общей задержки приходится на межсоединения. Эти задержки имеют заметный разброс и существенно влияют на быстродействие схемы. Поэтому во многих программах логического моделирования имеются модели проводников, в которых рассчитываются задержки в зависимости от результатов трассировки. Для определения значений параметров схемы, получившихся после топологического проектирования, используют специальные программы уточнения задержек, возможно применение и программ аналогового моделирования, например, в ECAD от Mentor Graphics такими программами являются IC Verify и Accusim. Учет задержек возможен в рамках статического или динамического временного анализа. Статический анализ выполняется значительно быстрее, но не позволяет в полной мере учесть ряд эффектов, в том числе обратные связи.
Пример программы статического анализа - Pearl (Synopsys) для RTL, вентильного и транзисторного уровней, пример программы динамического анализа - TimeMill (Epic Design Technology), используемой на поведенческом, вентильном, переключательном и транзисторном уровнях. В ECAD этой фирмы так же, как и фирм Nextwave Design Automation, Mentor Graphics, Compass Design Automation и ряда других, имеются программы как статического, так и динамического временного анализа [8].
В ЕCAD от Mentor Graphics VHDL (или Verilog) описание проекта на RTL уровне создается применением программ Design Architect или QuickVHDL и переводится в вентильную структуру с помощью программы Autologic, для верификации схем, сложность которых может превышать 0,5 млн вентилей, используется программа моделирования QuickSim.
Mentor Graphics предлагает также средство Tau для временной верификации с учетом задержек как в элементах, так и в межсоединениях, причем до выполнения операций трассировки, что может заметно снизить продолжительность проектирования. Достигается это распределением задержек.между блоками и ячейками и выполнением последующего топологического проектирования, исходя из заданных временных ограничений.
В ЕCAD фирмы Сadence для событийного моделирования ASIC на поведенческом, регистровом, вентильном и переключательном уровнях используются программы Verilog-XL и Verilog-XL Turbo. Фирма IKOS Systems разработала совокупность программ Voyager [9] для поведенческого, регистрового, вентильного и смешанного (логико-электрического) моделирования. Компания Model Technology [10] разрабатывает ASIC, FPGA и CPLD проекты на базе VHDL, Verilog и смешанных HDL-описаний, выполняя моделирование на регистровом и вентильном уровнях с помощью программ серии ModelSim. Более 17 лет вопросами моделирования логики и неисправностей занимается компания Simucad [11]. Ее программа Silos III - одна из систем логического моделирования с графическими средствами отладки, используется при проектировании сложных ASIC и FPGA схем,. работает с представленными на Verilog описаниями.
В целом на рынке программных продуктов имеется большое число программ логического моделирования, преимущественно они ориентированы на UNIX-платформы, в последнее время в большинстве случаев создаются версии и для платформы Wintel, цены большинства программ находятся в диапазоне 5-25 тысяч долларов [12], хотя могут быть и существенные отклонения от этого диапазона как в одну, так и в другую стороны..
В программах логического моделирования преимущественно применяется событийное (event-driven) асинхронное моделирование с многозначной логикой. Но наряду с событийным находит применение синхронное, так называемое цикловое (cycle-based), моделирование, быстродействие которого на один-два порядка выше, чем у событийного временного анализа.[13] Синхронное моделирование отличается тем, что на каждом такте определяется установившееся состояние, а переходные процессы не рассматриваются. При этом обычно используется двузначная логика, реже 4-значная.
Примером программ с цикловым моделированием может служить программа Synopsys Cyclone RTL [13], в которой не требуется переходить от RTL моделей к представлениям вентильного уровня. Программы Chronologic VCS и Vantage UltraSpec фирмы Viewlogic Systems [14] предназначены для событийного и циклового моделирования соответственно.
Но синхронное моделирование не позволяет верифицировать схему в достаточной мере. Поэтому принимаются меры к повышению эффективности асинхронного событийного анализа. В частности, в таких программах, как Modelsim или NC-Verilog (Сadence) используется компиляция непосредственно в оптимизированный исполняемый код [15].
Еще более высокое быстродействие верификации можно получить в системах эмуляции логики таких, например, как CoBALT Emulation System фирмы Quickturn Design Systems [16], в которых по исходному описанию схемы на уровнях вентильном или RTL происходит ее параллельная эмуляция на аппаратных ускорителях. Такие системы применяют для верификации больших проектов с миллионами вентилей.
Другое направление сокращения времени на проверку корректности проектных решений связано с методами формальной верификации. В этих методах вместо многократного моделирования схемы при различных тестовых воздействиях выполняют сопоставление проектного решения с некоторым эталоном методами, развиваемыми в теории дедуктивных систем [17]. Различают два подхода к формальной верификации [18]. Первый из них применяют для установления соответствия описаний схемы на разных иерархических уровнях. Этот подход называют проверкой эквивалентности (equivalence checking). Обычно с его помощью проверяют корректность синтезированной вентильной схемы, а в качестве эталона используют исходное RTL-описание. Второй подход называют верификацией моделей. (model checking). Он характерен тем, что сопоставляются функции, выполняемые объектами, представленными своими моделями. Применение этого подхода, относящегося к более высоким уровням абстракции, требует хорошей математической подготовки пользователей.
Примерами верификаторов эквивалентности (еquivalence checking) могут служить программы Affirma Equivalence Checker (Cadence), Tuxedo (Verplex Systems), Formality (Synopsys), позволяющие верифицировать логические схемы объемом 1-2 миллиона вентилей. Пример верификатора моделей - программа Design Insight фирмы Chrysalis Symbolic Design.
Синтез и анализ тестов занимают до 35% времени в цикле проектирования СБИС.
Одной из известных систем синтеза тестов является SynaptiCAD компании Simucad [11]. В этой системе синтез тестов выполняет программа TestBencher Pro, которая генерирует HDL код для шинных синхронных и асинхронных транзакций по временным диаграммам, составляемым пользователем. Пользователь может корректировать временные диаграммы и TestBencher Pro их оперативно отрабатывает. Моделирование шинных операций сопровождается фиксацией неожидаемых значений сигналов и транзакций.
Система SynaptiCAD является многоуровневой, поскольку возможна совместная работа с программами моделирования на регистровом, вентильном и транзисторном уровнях.
Серия программных продуктов Syntest Turbo Series, предназначенных для синтеза тестов и для анализа самотестируемости схем, разработана компанией Syntest.
Проблема тестируемости в СБИС осложнена нехваткой внешних выводов корпуса микросхемы для управляемости и наблюдаемости. Для решения проблемы используют специальные методы проектирования СБИС. Это методы сканирования, основанные на объединении триггеров, имеющихся в схеме или специально вводимых в нее, в один или несколько сдвигающих регистров, управляющих состоянием схемы и управляемых через последовательный вход, или методы
самотестирования (BIST - Built-In Self-Test), основанные на встраивании в кристалл генераторов тестовых наборов [19] и схем, сжимающих результаты проверки основной части СБИС при этих тестовых наборах.Среди методов сканирования значительное внимание уделено методу граничного сканирования (BS - boundary-scan) [20], предназначенному преимущественно для проверки межсоединений на печатных платах и в многокристальных СБИС. Для этого в каждый чип вводятся сдвигающие регистры, регистры состоят из ячеек по одной
на каждый внешний вывод. Благодаря ячейкам, можно при проверке межсоединений отключать внутрикристальные цепи, а при проверке логической схемы подключать внутренние сканирующие регистры или в случае BIST - генераторы тестовых наборов и схемы компрессии результатов [21]. Для подключения платы к тестирующему по BS прибору достаточно пяти проводов. Разработаны стандарт IEEE 1149.1, предназначенный для проектирования схем с граничным сканированием, и специальные языки BSDL и HSDL (Boundary and Hierarchical Scan Description Languages), являющиеся подмножеством VHDL. Язык HSDL расширяет возможности ВSDL на более высокие иерархические уровни.Примером программ проектирования схем с граничным сканированием может служить
BSD Compiler фирмы Synopsys. Получив файл с исходным описанием схемы на уровне регистровых передач, BSD Compiler синтезирует BS-логику с учетом ограничений на задержки и площадь кристалла и генерирует BSDL-файл для функционального тестирования и производственного контроля.Развитая система тестирования имеется в EDA фирмы Mentor
Graphics. Автоматическое проектирование схем для граничного сканирования в соответствии со стандартом IEEE 1149.1 выполняет программа BSDArchitect, а схем встроенного самотестирования BIST для логической части СБИС - программа LBISTArchitect и для схем памяти - MBISTArchitect. Анализ тестируемости, выбор способа объединения триггеров в сканирующие регистры входят в число функций программы DFTAdvisor. Программы FastScan и FlexTest генерируют тестовые наборы для сканируемых схем со сложностью до 1,5 млн вентилей..
Конструкторское проектирование
Основой ПО конструкторского проектирования являются средства топологического проектирования, среди которых выделяют программы разработки топологии (layout) кристаллов СБИС, многокристальных СБИС и печатных плат.
Конструкторское проектирование СБИС включает ряд процедур. Разрезание (
partitioning или компоновка) заключается в группировании компонентов по критерию связности, что нужно или для размещения формируемых групп в отдельных чипах при многокристальной реализации, или для определения их взаимного расположения в одном кристалле в процессе выполнения последующей процедуры планировки (floorplanning) кристалла. Группы при планировании представляются в виде прямоугольников, их расположение обычно определяется в интерактивном режиме, но находят применение также генетические алгоритмы. Далее следуют процедуры размещения (placement) компонентов, трассировки (routing) соединений, сжатия (compaction), проверки соответствия топологической и принципиальной схем, подготовки информации для генераторов изображений. Трассировка состоит из фаз глобальной, во время которой намечается положение трасс, и детальной, которая, , в свою очередь, делится на канальную (channel) и локальную (switchbox). Канальная трассировка служит для конкретизации положения трасс в каналах, а локальная для проведения соединений между каналами и контактами компонентов. Сжатие топологии выполняется во всех направлениях и позволяет уменьшить занимаемую схемой площадь. Для каждой из процедур конструкторского проектирования имеется свое ПО.Примерами программ для проектирования layout'а могут служить высокоуровневое средство планирования кристалла вместе с редактором масок
L-Edit и интерактивная программа MAGIC, разработанная в Калифорнийском университете. В MAGIC используется концепция Мида-Конвея, предложенная для реализации в кремниевых компиляторах, возможна автоматическая трассировка и выявление нарушений проектных норм при вносимых в проект изменениях.. В ECAD компании
Mentor Graphics перевод логической схемы в топологическую (layout) осуществляется с помощью программ AutoCell при использовании стандартной библиотеки ячеек, IC Block или IC Graph - при использовании библиотек заказчика. Программа AutoActive RE предназначена для трассировки в печатных платах. В ECAD компании Synopsys входят такие программы, как SLE-XP - интерактивный редактор топологии, FlexPlace, используемая для размещения, Chip Architect Design Planner - для глобальной трассировки и дрСреди ПО проектирования печатных плат для платформы Wintel хорошо известны системы
OrCAD, P-CAD и программа SPECCTRA [22].С помощью ряда редакторов, имеющихся в
OrCAD, выполняется интерактивное проектирование печатных плат Поскольку в состав системы входят также средства для анализа и оптимизации электронных схем и проектирования устройств на ПЛИС. OrCAD признана, как система сквозного проектирования радиоэлектронной аппаратуры. Последняя версия системы Р-CAD, именовавшаяся Accel EDA 15.0, после слияния компаний Аccеl Technologie и Protel International получила название Р-CAD 2000. С ее помощью выполняют полный цикл проектирования печатных плат, включая интерактивное размещение компонентов, трассировку проводников и выпуск документации. Имеются библиотека корпусов микросхем со своим менеджером и препроцессоры подготовки информации для изготовления фотошаблонов в форматах ряда известных фотоплоттеров. SPECCTRA компании Cadence - одна из наиболее мощных программ проектирования печатных плат, может выполнять размещение и трассировку как в интерактивном, так и в автоматическом режиме. Размещение происходит за несколько проходов, во время которых выявляются и устранятся конфликты типа пересечений проводников в одном слое или нарушения проектных норм.Компания
Protel International предлагает также систему сквозного проектирования РЭА Protel 99SE собственной разработки.Автоматическое размещение и трассировка реализуются и в ряде других систем проектирования печатных плат, в частности, в отечественной САПР
RELIEF [23] с оригинальным алгоритмом быстрой плотной упаковки разногабаритных элементов. Алгоритм основан на многократном дихотомическом делении множества размещаемых элементовПоявились и другие фирмы, предоставляющие ПО для проектирования устройств на печатных платах, включая моделирование на нескольких иерархических уровнях и конструирование печатной платы (layout). Пример такой фирмы
Electronics Workbench [29], которая предлагает программы Multisim, Ultiboard, Ultiroute. Первая из них позволяет осуществлять Spice, VНDL, Verilog и смешанное моделирование, две другие программы выполняют размещение и трассировку соединений на платах, имеющих до 32 слоев.С помощью ПО конструкторского проектирования РЭА должны решаться также задачи механической прочности, разводки кабелей, анализа тепловых режимов.
Поэтому в такую известную в области машиностроения САПР, как
Pro/ENGINEER фирмы РТС, включены дополнительные модули Pro/ECAD (подложки, отверстия, размещение), Pro/CABLING (3D кабели). и интерфейс с Mentor Graphics' Board Station. Примерами программ анализа тепловых режимов могут служить программы AutoTherm и FLOTHERM в САПР от Mentor Graphics. Первая из них используется для расчета тепловых режимов на уровне печатных плат, вторая на более высоких иерархических уровнях в конструкциях РЭА, позволяет принмать обоснованные решения по размещению конструктивов и вентиляторов. С помощью отечественной программы Асоника, разработанной в МГИЭМ, проводятся расчеты конструкций РЭА на вибропрочность и выполняется тепловой анализ.На конструкторском этапе проектирования интегральных схем для описания схем соединений (списков цепей), размеров компонентов и т.п. используют язык EDIF (Electronic Design Interchange Format), а для описания топологии при переходе к генераторам изображений - язык CIF (Caltech Intermed
iute Format).
Схемотехническое проектирование
Программы анализа электронных схем применяют при проектировании принципиальных электрических схем электронных устройств в различных приложениях, а в случае проектирования CБИС - при отработке библиотек функциональных компонентов CБИС. Мировым лидеромв области автоматизации схемотехнического проектирования можно считать программу Spice. Она была разработана в Беркли в 1972 г. В настоящее время под этим названием известен ряд программ различных фирм. Первая версия этой программы для персональных компьютеров PSpice создана в 1985 г. В частности, в систему Orcad's Interchange Architecture [24] включена одна из версий PSpice, в которой выполняются статический, динамический и частотный виды анализа, смешанное логико-аналоговое моделирование (mixed-signal simulation), температурный (с индивидуальными значениями температуры по приборам) и шумовой анализы, расчет в наихудшем случае и статистический по методу Монте-Карло, спектральный анализ, максимизация быстродействия (оптимизируется до 8 параметров). В логической части реализовано событийное моделирование, выявляются риски сбоя, рассчитываются зависимые от нагрузки задержки. Программа характеризуется богатым набором математических моделей элементов. В библиотеку моделей РSpice включено 7 моделей МОП-транзисторов, включая стандартную BSIM3v3.1 и новую EKV модели; а также модели магнитных элементов с учетом насыщения и гистерезиса, длинных линий с учетом задержек, отражений, потерь и перекрестных помех, взаимодействия аналоговой и цифровой частей и др. Библиотека открыта для включения моделей пользователя, имеются соответствующие инструментальные средства пополнения библиотеки.
К числу известных программ аналогового и смешанного моделирования относится также ряд других программ. В их число входят Saber Mixed-technology Simulator (фирмы Analogy) [25], Continuum (Mentor Graphics), Viewanalog (Viewlogic Systems), ICAP/4Window (Intusoft) и др. [26].
Примером отечественных программ схемотехнического анализа могут служить версии программ ПА: версия ПА7 [27], в которой наряду с видами анализа, обычными для программ анализа электронных схем, реализовано моделирование механических, гидравлических, тепловых процессов, и последняя версия ПА9, написанная на языке Java и ориентированная на использование в распределенных системах проектирования.
Промежуточным уровнем абстракции между схемотехническим и вентильным уровнями является так называемый переключательный уровень (switch level), на котором элементами моделей являются не вентили, а МОП-транзисторы представляемые в виде переключателей, благодаря чему удается отобразить процессы в схеме более детально, чем с помощью программ логического моделирования. Имеются также предложения по распространению возможностей схемотехнического моделирования на схемы с десятками тысяч транзисторов [28].
Схемотехническое проектирование радиотехнических (RF) схем отличается рядом особенностей математических моделей и используемых методов, особенно в области СВЧ диапазона. Для анализа линейных схем обычно применяют методы расчета полюсов и нулей передаточных характеристик, моделирование стационарных режимов нелинейных схем чаще всего выполняют с помощью методов гармонического баланса. Сокращение времени в случае слабо нелинейных схем достигается при моделировании СВЧ устройств с помощью рядов Вольтерра. Анализ во временной области для ряда типов схем выполняют с помощью программ типа Spice путем интегрирования систем обыкновенных дифференциальных уравнений.
Примерами программ анализа радиотехнических схем и их функций могут служить: Spectre (фирма Cadence); TESLA (Tesoft) - выполняет спектральный анализ, нелинейное аналоговое и цифровое моделирование телекоммуникационного оборудования; Spectre/XL (Avista Design Systems) - моделирование нелинейных устройств типа смесителей и приемников; GENESYS (Eagleware) - проектирование радио- и СВЧ устройств, электромагнитное моделирование, синтез схем; Eclispse (Arden Technologies) - моделирование линейных RF/Microwave устройств с: микрополосковыми линиями, активными приборами, интеграторами, сумматорами и т.п., в том числе распределенных систем; Microwave Office (AWR) - анализ линейных и нелинейных схем, реализованы методы рядов Вольтерра и гармонического баланса, имеется редактор топологии полосковых линий.
Среди отечественных программ моделирования радиотехнических устройств следует назвать программы Парус и Поиск-Д, разработанные во Владимирском ГТУ и Рязанской радиотехнической академии соответственно.
Компонентное (приборное) и технологическое проектирование
Компонентное проектирование предназначено для проектирования компонентов (приборов). Часто выделяют вертикальное проектирование, касающееся диффузионного профиля (формирования областей в направлении, перпендикулярном поверхности кристалла), и горизонтальное (формирование вида интегрального прибора в поверхностной плоскости). Компонентное проектирование называют также физическим, относя к нему процедуры экстракции параметров спроектированных межсоединений.
Моделирование технологических процессов изготовления СБИС относят к технологическому проектированию, поддерживаемому соответствующими программами ECAD.
Достаточно полный комплект программного обеспечения компонентного и технологического проектирования разработан компанией Silvaco. Комплект представлен комплексом ATLAS, в котором модeлирование приборов осуществляется совместным решением уравнений Пуaссoна, непрерывности, баланса энергии и теплопроводности, программным обеспечением. ATHENA для моделирования технологических процессов с использованием метода конечных элементов и системой UTMOST, включающей программы CLEVER и EXACT для экстракции паразитных параметров межсоединений. Экстракция выполняется путем перехода от layout к схемным параметрам через 3D-моделирование с использованием уравнения Лапласа. В частности, в ATLAS можно моделировать мощные и высокочастотные приборы с учетом эффектов саморазогрева.
Другим примером программ экстракции параметров соединений может служить продукт Arcadia (Synopsys), с помощью которого можно найти критический путь в разработанной топологической схеме, рассчитать паразитные параметры соединений и определить для него перекрестные помехи.
Методы и средства ECAD широко используются при проектировании радиоэлектронной аппаратуры в различных приложениях.
Так, имеются специальные программы для анализа электромагнитной совместимости компонентов в конструктивах РЭА. Например, программы семейства Omega PLUS служат для определения формы сигналов в конструкциях с печатными платами, кабельными соединениями, микрополосковыми линиями .и для расчета задержек с учетом паразитных емкостей и индуктивностей.
Известная программа ANSYS включает подсистему EMAG для моделирования электромагнитных полей. Метод моментов для анализа планарных структур реализован в программе EMSight фирмы Applied Wave Research, анализ электромагнитных полей методом конечных элементов - в программе Full Wave (компания Infolytica Corp.), решение задач электростатики методом граничных элементов - в COULOMB (Integrated Engineering Software).
Известен ряд программ для проектирования вычислительных сетей, телекоммуникационных систем, систем связи.
Наиболее известными программами моделирования вычислительных сетей можно считать
OPNET [31] и COMNET III [32] компаний OPNET Technologies и CACI Products Company cоответственно.В
OPNET имеется библиотека протоколов и приборов, моделлер, графический редактор, позволяющие осуществлять иерархическое моделирование на уровнях процессов, узлов и сетей с беспроводными, двух- и многоточечными соединениями, спутниковыми каналами, мобильными узлами. В библиотеку включены модели таких протоколов, как HTTP, TCP, IP, OSPF, BGP, EIGRP, RIP, RSVP, SNA, Token Ring, Frame Relay, FDDI, Ethernet, ATM, 802.11 Wireless LANs, а также модели маршрутизаторов, коммутаторов, рабочих станций и других узлов многих производителей. С помощью средства "Device Creator" пользователи могут генерировать собственные модели.COMNET III предназначена для интерактивного моделирования работы локальных и территориальных вычислительных сетей. Исходные данные задаются на проблемно-ориентированных языках моделирования MODSIM или SIMSCRIPT с графическими расширениями. На экране ЭВМ изображается топология сети с указанием узлов, линий связи, источников данных (трафика). В результате моделирования определяются "узкие" места, задержки в передаче данных, загрузка линий, буферов, процессоров, длины очередей, пиковые нагрузки. Имеется библиотека моделей протоколов и аппаратных средств: маршрутизаторов (3COM, Cisco, DEC, HP и др.), алгоритмов протоколов (TCP/IP, SNA, RIP, OSPF, IGRP и др.) и ряда методов доступа (CSMA/CD, FDDI, ALOHA).
Компания ICUCOM разработала систему ACOLADЕ для моделирования радиотехнических устройств, включающую как RF/analog library с моделями фильтров, усилителей, смесителей, модуляторов, так и специализированные CDMA и GSM (Groupe Speciale Mobile) библиотеки с алгоритмами и моделями каналов, кодировщиков, модуляторов, детекторов, эквалайзеров и т.п.
Заключение
Глубокий экономический кризис в России привел к распаду или в лучшем случае к анабиозу активности научных школ и практических работ по проблемам EDA. Однако в последнее время заметно возрождение интереса к развитию высокотехнологичных производств и, как следствие, к использованию EDA.
За истекшее десятилетие индустрия EDA за рубежом продвинулась далеко вперед. Сейчас разработка САПР для отдельных предприятий полностью силами самих предприятий оказывается малоперспективной. Рынок ECAD насыщен разнообразными прикладными средствами проектирования, и можно получить надежную САПР с достаточной функциональностью и с гораздо меньшими временными затратами, купив соответствующие программные продукты у фирм, специализирующихся на производстве средств САПР. Службы САПР на предприятиях могут учесть местные специфические требования путем адаптации приобретаемых средств и разработки дополнительных программ, используя инструментальные среды типа CAS.CADE [30], созданные для САПР в машиностроении, или CASE-средства типа упомянутой выше DSS. Однако имеющиеся на рынке средства САПР довольно дороги. Кроме того, следует учитывать тот факт, что для наиболее наукоемких и стратегически важных направлений средства проектирования на рынок не выставляются, поэтому соответствующие зарубежные средства для российских предприятий оказываются недоступными. В то же время без автоматизации проектирования не удастся достичь успеха в создании сверхсложных будущих систем в многокристальном или типа "система-на-кристалле" исполнении, при объединении электрических, оптических, механических и, возможно, биологических элементов в развивающихся микросистемных проектах. В этих условиях, чтобы оставаться технологически высокоразвитой страной, России нужны собственные центры развития ECAD.
1. Стемпковский А.Л., Шепелев В.А., Власов А.В. Системная среда САПР СБИС. - М.: Наука, 1994.
2. http://www.mentorg.com/pcb/design.html
3. http://www.cast-inc.com/tools/index.htm
4. Maniwa R.T. HDL Add-In Tools. - http://www.engineersatplay/, 1997
6. Сынгаевский В.А. Система логического синтеза для FPGA/CPLD - ASYL+. - Автоматизация проектирования, 1996, № 1.
7. Сынгаевский В.А. Система логического синтеза для PLD/CPLD - PLDesigner-XL. Автоматизация проектирования, 1997, № 1.
8. Schulz S.E.. Timing Analysis Tools and Trends.- http://www.isdmag.com/, 1995.
10. http://www.model.com/products/msvhdl.html
12. Schulz S.E.. Focus Report: HDL Simulation Tools. - http://www.engineersatplay.com/, 1996
13. M.Bharathala. Cycle Simulation. - http://www.viewlogic.com/
16. Bassak G. HDL Simulators. - http://www.isdmag.com/, 1998
17. С.Ю.Маслов. Теория дедуктивных систем и ее применения. - М.: Радио и связь, 1986
18. Bassak G. Formal Verification. - http://www.isdmag.com/, 1999
19. Электроника СБИС/Под ред. Н.Айспрука. - М.: Мир, 1989.
20. http://www.asset-intertech.com/
21. O.Haberl, T.Kropf. Self Testable Boards with Standard IEEE 1149.5 Module Test and Maintenance (MTM) Bus Interface. - Proc. of the European Design and Test Conference, 1994.
22. Средства и технологии проектирования и производства электронных устройств. - EDA Express, 2000, № 1
23. Кокотов В.З. Алгоритм плотного размещения разногабаритных элементов на плате. - Информационные технологии, 1998, № 11
24 http://mainstream.pcb.cadence.com/pspice/pspice_datasheets.asp
26. Bassak G. Analog and Mixed-Signal Simulators. - http://www.isdmag.com/, 1999
27. Норенков И.П., Трудоношин В.А., Федорук В.Г. Математическое моделирование объектов мехатроники. - Информационные технологии, 1995, № 0
28. Куликов О.А., Макаров С.В., Перминов В.Н. Процедура сингулярного разложения матриц специального вида в системах схемотехнического моделирования СБИС. - Изв. ВУЗОВ. Электроника. 1999, № 4.
29. IEEE Spectrum, June 2000.
30. CAS.CADE Object Libraries. Technical Overview. - Matra Datavision, 1997.
31. http://www.opnet.com/products/home.html