| Автореферат | Биография | Ссылки | Отчет по поиску | Индивидуальное задание |
|
ЛОГИЧЕСКИЙ УЧЕТ ДИНАМИКИ В МОП-СТРУКТУРАХ
A.I.Andruckin, D.S.Tereshuk. Logical dynamics calculation of MOS-structures. The type, function and geometry of MOS transistor is to influence on values and fronts of signals considered. Logic model based on the modified iterative Xn+1=MДF(Xn) method is to suggested to be used for switch-level simulation of MOS structures taking into account the delays of transistors. Переключательные модели являются наиболее известным способом учета особенностей МОП-технологий. Они позволяют ввести единый способ моделирования основных типов неисправностей. Переключательные модели описывают поведение схемы, используя при этом такие основные электронные компоненты, как p-МОП - транзистор, n-МОП - транзистор, нагрузочный транзистор, проводник, логический конденсатор или емкость. Необходимо подчеркнуть, что современные СБИС являются, в силу технологических процессов их производства, регулярными структурами высокого уровня. Так величины паразитных емкостей C любого транзистора являются примерно одинаковыми. Число различных параметров, характеризующих геометрию полевого транзистора, т.е. ширина L и длина канала W, которые определяют его сопротивление в открытом состоянии, ограничено. Постоянная времени срабатывания для полевых транзисторов (t = CL / CoxµW) определяется параметрами емкостей C и Cox, а также подвижностью носителей µ (µn = 3µp). Согласно вышесказанному, имеем конечность набора значений задержек полевых транзисторов. Известные методы сквозного асинхронного моделирования вентильного уровня могут быть применимы при надлежащей модификации для регулярных структур современных СБИС, изготовленных по МОП-технологиям. Моделирования представлено итерационным решением системы уравнений вида Xn+1 = M¤F(Xn), где Xn - значение многозначного узла в схеме в n-ой итерации. Считаем, что M - операция выбора максимального сигнала в узле, F - система булевых уравнений, вид которых зависит от алфавита моделирования и базовых компонентов составляющих устройство, ¤ - операция суперпозиции. Значение X есть двойка (G, H), где GО(0, 1, X, Z), HО(D, W, SC, C) - соответственно значения логического значения состояния сигнала и его логической силы, интерпретируемые, как напряжение и сила тока. Упорядочение сигналов, необходимое для операции M, представлено на решетке сигналов на рис. 1. Здесь используется наиболее известный алфавит многозначных сигналов, для которых состояния сигналов обозначаются через 0, 1, X, Z а четыре возможных силы обозначены как D (управляемые), W (слабые), SC (сверхзарядные) и C (зарядные). Линии на рис. 1 соответствуют операции суммирования, т.е для двух сигналов на рис. 1 их сумма является сигналом, который является наименьшей верхней гранью множества из этих элементов. К примеру, W0\/W1 = WX, C1\/W0 = W0. Примем следующую кодировку сигналов
Z = (0, 0, 0, 0, 0, 0, 0), D = (1, 0, 0, 0), W = (0, 1, 0, 0), SC = (0, 0, 1, 0), C = (0, 0, 0, 1), X = (1, 0, 0), 1 = (0, 1, 0) и 0 = (0, 0, 1). Для кодирования элементов схемы (транзисторы, резисторы) используем булев вектор T = (T1, T2). Коды для n-МОП (p-МОП) будут T1 = 1, T2 = 1 (T2 = 0), а нагрузочный транзистор (заменяет резистор в схемах МОП-технологии) обозначим через T1 = 0. 
Рисунок 1 - Решетка сигналов Считая значением узла X = (G, H), G = (XG1, XG2, XG3 ), H = (XH1, XH2, XH3, XH4), получим систему уравнений, приведенную в столбце 2 табл. 1. Для ПКМОП-схем можно использовать только "сильные" сигналы и, так как для них нет элементов с T1 = 0, можно использовать уравнения в столбце 1 табл. 1. Для МОП-структур с нагрузочными транзисторами, работающими в режиме обеднения, используем уравнения в столбце 3 табл. 1. Они получены на основании той особенности функционирования транзистора в режиме обеднения, что при подаче положительного потенциала относительно истока по его каналу начинает течь ток, даже если потенциал на затворе равен 0 относительно истока. Считая, что вне зависимости от значения сигнала на затворе происходит ослабление сигнала при его передаче и построив таблицу истинности работы нагрузочного транзистора в режиме обеднения для выбранного алфавита, получаем искомые уравнения. Сам процесс решения этих систем уравнений предполагает в силу своего представления применения моделирования с единичными задержками. Известно, что моделирование с единичными задержками является на вентильном уровне широко используемым средством, позволяющим достаточно адекватно отразить поведение дискретного устройства и оно хорошо отражает методологию проектировщика при его работе со счетными структурами. Представление функционирования переключательной модели с помощью булевых уравнений из табл. 1 позволяет перенести алгоритмы временного моделирования моделей дискретных устройств на вентильном уровне на переключательный уровень. Известно, что основные трудности временного моделирования (моделирования с задержками) - это учет временных задержек на линиях обратных связей (ОС).
На переключательном уровне невозможно моделировать динамику процессов на основании только принципа выбора сильнейшего сигнала. Это замечание справедливо в общем случае, однако использование известных алгоритмов асинхронного логического моделирования и подчеркнутого выше обстоятельства регулярности СБИС, позволяет адекватно оценивать и моделировать логические значения сигналов и основные типы неисправностей. Другое дело, что логическое моделирование необходимо применять, учитывая реальные факторы переключения компонентов устройства. Так для переключательной схемы KNTD реального D-триггера комплементарной структуры (рис. 2) имеем затруднения для определения значения выхода триггера в зависимости от соотношения задержек. При синхронном моделировании схемы KNTD модифицированным методом Брайента на последовательности входных наборов 000 - 001 - 010 - 100 - 011 на наборе 011 возникает ситуация, когда узлы 7 и 9 оказываются в единичном состоянии. В этом случае открываются транзисторы T1, T3, T6, T8, являющиеся транзисторами n-типа, и объединяются сигналы двух обратных связей (цепи 14 - 10, 13 - 10), имеющих в этот момент противоположные состояния (14 - в 1, 13 - в 0). Это приводит к неопределенному состоянию в узле 10 и, как следствие, к установившемуся отклику на выходе, равному X. Предлагаемое решение использует известные троичные переключательные графы алгоритма Бриана и дополнительно учитывает временные характеристики переключения транзисторов. Объем необходимого материала при изложении решения и сложность понимания решения затрудняют его компьютерную реализацию. 
Рисунок 2 - Комплементарный D-триггер Использование итеративного метода Xn+1 = M¤F(Xn), сразу дает правильный результат 1 для выхода схемы (узел 6), согласно начальному состоянию (0, 0, 1, 1, 1, 1, 1, 0, 0, 0, 1, 0, 0, 0, 0, 0) для внутренних узлов памяти (узлы 6, 7, ..., 21) при воздействии входными сигналами 0, 1, 1 на входы схемы (узлы 3, 4, 5). Таким образом, даже не учитывая соотношений W/L для оценки времени переключения транзистора, правильно определяем значения выхода для такого основного базового компонента интегральной схемотехники, как D-триггер. Можно представить процесс моделирования с учетом временных задержек транзисторов итерационным решением системы псевдобулевых уравнений вида Xi+1 = M¤F(Xi, Xi-1, Xi-2, ... Xi-t), где t - максимальная задержка транзисторов устройства. Алгоритм программной реализации итерационного решения имеет следующий вид. Пусть число узлов в схеме N. Обозначим через Rmax максимальную задержку элементов устройства и выделим рабочие поля W[i][k], i = 1 ... Rmax+1, k = 1 ... K для хранения результатов моделирования. Длина K рабочего поля W[i] определяется выражением Sum(r[i]), где r[i] - число разветвлений узла i, i = 1 ... N. Обозначим через maxV поле значений в узлах схемы, получаемое из поля V согласно операции M (в роли поля V могут выступать поля F, (H,G), W).Число элементов поля maxV равно N и значением элемента maxV[k] есть многозначное значение в k-ом узле устройства. Для каждого W[i] его текущий номер хранится в массиве NW[i]. Считаем заданным максимальное число итераций Tmax при определении устойчивых значений узлов схемы при ее отклике на один набор входных воздействий. Перед началом моделирования во всех рабочих полях находятся значения, полученные на предыдущих входных воздействиях. Далее выполняется потактное моделирование элементов устройства. На такте j моделируем все элементы таким образом, что для k-го элемента значения на его полюсах выбираем из поля W[j], а выходные значения его полюсов заносим в поле W[j+Delay[k]][k], где Delay[k] - задержка транзистора k. При переходе к следующему такту в счетчик Tsim добавляется 1 и выполняем перенумерацию рабочих полей по кругу, т.е. рабочее поле, имеющее минимальный номер 1 получает номер 1+ Rmax. На основании вышеизложенного алгоритм асинхронного сплошного моделировния МОП-схем можно выразить следующим образом:
ЗаключениеТаким образом, использование временных характеристик срабатывания МОП-транзисторов на основе характеристик их геометрии изготовления позволяет представить их моделирование решением системы булевых уравнений вида Xi+1 = M¤F(Xi, Xi-1, Xi-2, ... Xi-t). Практическая реализация решения этих систем основана на приведенном алгоритме. |
| Автореферат | Электронная библиотека | Ссылки | Отчет по поиску | Биография |