Формирователь импульсов (далее – формирователь) генерирует последовательности импульсов с заданными периодами следования и длительностями. Длительности импульсов и интервалы между ними задаются методом последовательного счета. Внутренний опорный генератор создает последовательность импульсов определенного периода – так называемых квантующих импульсов. Длительность выходных импульсов формирователя определяется через число квантующих импульсов.
В устройстве формируются три независимых временных интервала. Два из них соответствуют длительности генерируемых импульсов и один – задержке между этими импульсами. Формирователь имеет три независимых выхода и может работать как в режиме непрерывной генерации, так и в режиме внешнего запуска. В режиме внешнего запуска оба выходных импульса возникают только при наличии внешнего импульса запуска. В приборе появляется дополнительная задержка формирования первого импульса Dt. Данная задержка обусловливает некоторую дополнительную нестабильность генерирования выходных импульсов. Временные диаграммы формирования второго импульса и задержки между импульсами такие же, как в режиме непрерывной генерации.
Формирователь реализован в двух вариантах – в виде программируемой логической интегральной схемы (ПЛИС) и в виде заказной интегральной схемы (ASIC). В первом случае формирователь разрабатывался на основе традиционных схемных методов проектирования с использованием графических интерфейсов. Во втором случае применялась технология проектирования "система на кристалле".
Первый вариант формирователя был выполнен на FPGA семейства Spartan-3 фирмы XILINX [1]. В его схеме использованы специализированные устройства, входящие в библиотеку семейства, в частности Digital Clock Manager (DCM) [2]. DCM позволяет синтезировать частоты 100 МГц и 200 МГц из входной частоты 50 МГц.
Схема работает следующим образом. С выхода кварцевого генератора сигнал с частотой 50 МГц (стабильность не менее 10-8) поступает на вход DCM, на выходе которого синтезируются частоты F1 = 200 МГц и F2 = 100 МГц. Сигнал с частотой F1 синхронизирует выходные импульсы в блоке synx. Сигнал с опорной частотой F2 поступает на синхровходы С счетчиков формирования временных интервалов. Это обеспечивает дискретность установки длительности выходных импульсов 10 нс. Счетчики запускаются поочередно, управление последовательностью запуска проиводится по входам "пуск" и Ес. Схема запуска обеспечивает начальную загрузку счетчиков формирования задержки, а также их запуск по фронту внешнего запускающего импульса или внутреннего сигнала, в зависимости от состояния входа управления "U". Внутренний сигнал "пуск" запускает счетчики, выходы которых поступают на один из входов компараторов. Другие входы компараторов подключены к регистрам, содержащим двоичный код, который определяет временные параметры требуемых импульсов. Сигналы с выходов компараторов поступают на блок выходных импульсов (m_fim).
Блок m_fim фиксирует сформированные импульсы, соответствующие заданным временным интервалам t1 (канал I – первый импульс), t2 (канал II – задержка между первым и вторым импульсом), t3 (канал III – второй импульс), и передает соответствующие сигналы на блок синхронизации (synx). В канале IV формируется сигнал внутреннего запуска, необходимый для работы формирователя импульсов в режиме непрерывной генерации. Заданные временные параметры импульсов загружаются в регистры установки по шине A/D. Микросхема формирователя размещается в 100-выводном пластмассовом корпусе типа VQ.
Разработка микросхемы проводилась с использованием САПР ISE 7.1i фирмы Xilinx и ModelSim XE III 6.0a фирмы Mentor Graphics. Отладка модели на функциональном уровне была проведена с применением стандартных библиотечных макросов из библиотеки САПР.
Недостатком реализации формирователя на ПЛИС является неполная реализация ресурсов кристалла и интеллектуальных возможностей ПЛИС и САПР. Поэтому был опробован маршрут разработки в виде заказной интегральной схемы (ASIC). В данном маршруте ПЛИС использовалась только для опробования поведенческой модели устройства.
Поскольку область возможного применения формирователя очень широка, он был реализован по технологии "система на кристалле" и проектировался как СФ-блок (IP-core). На первом этапе была разработана поведенческая модель формирователя с использованием языка Verilog. Для синтеза схемы из представления на языке Verilog был задействован синтезатор Build Gates. Рассмотрим работу устройства на схеме, восстановленной из RTL-описания.
На мультиплексированной восьмиразрядной шине "адрес/данные" выставляется адрес регистра, в который записывается двоичный код, определяющий длительность импульса. Выборка адреса или данных производится по значению сигнала "адрес/данные" (0 – передача адреса, 1 – передача данных). Информация с шины адреса/данных переписывается в выбранный регистр. Всего используется шестнадцать 8-разрядных регистров, каждые четыре из которых образуют один 32-разрядный исполнительный регистр, который определяет длительность импульса или длительность задержки между импульсами.
По сигналу "запись N" происходит одновременная загрузка длительностей импульсов и задержки между ними в исполнительные регистры формирователя. Переключение между режимами внешнего запуска и непрерывной генерации имеет место при изменении уровня на входе "режим". Для формирования сигналов на выходе микросхемы в режиме внешнего запуска на вход "внешний запуск" подается запускающий импульс. По его фронту сигнал с опорной тактовой частотой начинает поступать на вход синхронизации счетчика 1. Каждый импульс опорной частоты увеличивает содержание этого счетчика на 1. Формирование первого импульса заканчивается, когда содержимое счетчика 1 станет равным содержимому регистра 1. После этого счетчик 1 сбрасывается в 0, а содержимое счетчика 2 увеличивается на 1. Таким образом, счетчик 2 подключает к компаратору и счетчику 1 регистр 2. В счетчике 1 повторно формируется временной интервал (в данном случае – длительность задержки). Данный процесс завершается, когда содержимое счетчика 1 становится равным содержимому регистра 2. Точно так же формируется и второй импульс. После этого счетчики 1 и 2 возвращаются в исходное нулевое состояние.
Работа в режиме непрерывной генерации проходит аналогичным образом. Отличие здесь в том, что последовательности импульсов на выходе формирователя возникают периодически, а внешний запускающий импульс не используется. Непрерывный внутренний запуск формирователя обеспечивается счетчиком 3. Частота внутреннего запуска обусловлена содержимым регистра 4.
Степень интеграции и структурный состав схемы определялись с помощью синтезатора Leonardo Spectrum. Чтобы проверить функциональность формирователя, был разработан тест и смоделирована схема с использованием Model Sim. Отладка СФ-блока в виде твердой копии проводилась с применением отладочного стенда фирмы Xilinx для семейства Spartan 3.
Топология СБИС для реализации в виде ASIC разрабатывалась в среде САПР фирмы Cadence. Для моделирования применялась программа NCLaunch. При проектировании топологии микросхемы были выбраны библиотеки завода XFAB. Моделирование после разработки топологии с проектными нормами 0,6 мкм показало максимальную частоту работы формирователя 100 МГц, с нормами 0,35 мкм – 200 МГц. Микросхема размещена в металлокерамическом корпусе 4226.108-2. Преимуществом реализации формирователя в виде ASIC является полное использование ресурсов кремния и САПР. Степень интеграции уменьшается в три раза по сравнению с вариантом реализации в виде ПЛИС. Однако нужно иметь в виду, что качество синтеза у синтезаторов физического уровня различных САПР неодинаково, что отражается на скоростных характеристиках микросхемы.