|
|
Подсистема моделирования неисправностей (ПМН) в режиме анализатора тестов предназначенна для построения детерминированых тестов для модели одиночных константных неисправностей. Ее структура показанная на рисунке 2.1. В Состав этой подсистемы входят:
Рисунок 2.1 - Структура ПМН в режиме анализа тестов
Из рисунка 2.1 очевидно, что входные воздействия Х, разрядностью р, поступают на объект диагностики с ГПСП. Объект диагностики построен на основе Т-модели (более подробно Т-модель ОД будет рассмотрена в таких главах) - это значит, что кроме стандартных выходов Y он имеет еще и выходы t, которые называются выходами тестируемости и является неотъемлемой частью любой Т-модели. Анализируя выходы t ОД, анализатор теста строит тест для одиночных константных неисправностей возникающих в процессе моделирования. Для построения детерминированого теста АТ должен получать входные воздействия с ГПСП. Кроме построения теста, АТ может выдавать тестовую таблицу истинности (ТТИ), что сообщает информацию о активизации каждой конкретной неисправности в схеме, разрядность данной шины зависит от количества моделируемых неисправностей в схеме. Сигналы, которые поступают на ГПСП и АТ с схемы руководства, синхронизируют работу обеих устройств.
Рисунок 2.2 - Элемент PMN
В данном проекте не разрабатывается схема ГПСП, а используется готовый элемент PMN из библиотеки pmn. Данный элемент изображен на рисунке 2.2.
Рисунок 2.3 - Схемная реализация подсистемы моделирования неисправностей
Схемная реализация подсистемы моделирования одиночных константних неисправностей в режиме анализа тест изображенная на рисунке 2.3.
Рассмотрим данную схему более подробно. Элемент PMN представляет собой довольно сложную схему, рассмотрение которой не входит в данный проект. Рассмотрим только сигналы, которые необходимо подать на этот элемент для правильной работы всей схемы. Все исходные сигналы, которые подаются на этот элемент, нас не интересуют, потому что они поступают на него со стандартной схемы управления, рассмотрим только выходы. Выходы AI, BI имеют разрядность (1: 4) потому что в данном проекте рассматриваются четырехразрядные сумматоры. Выход EI4 является входным переносом для суматоров. Другие выходы данного элемента являются информационными или управляющими, но они не используются при построении детерминированих тестов. Схема t_sum_or_or - это Т - модель четырехразрядного суматора построенного в базисе {или-или}. На вход данной схемы предъявляются шины данных AI, BI и исходной перенос EI4, на выходе мы получаем выходной перенос EI1, сумму t (1: 4), шину тестированости Т. На схему ATR предъявляются выходы Т сумматора и синхронизация CLK_ATR необходимая для правильной работы схемы.
Роздивимося принципы построения анализатора тест для одиночных константных неисправностей возникающих в комбинационных логических схемах. Существует две задачи для анализатора теста:
В обеих режимах работы на входы АТ необходимо предъявлять выходы тестированности объекта диагностики, от типа задачи зависит внутренняя реализация. При выполнении другой задачи АТ отслеживает появление единиц на выходах тестируемости и запоминает активизированые. После чего выдает их на внешнюю шину для дальнейшей разработки. При выполнении первой задачи анализатор также следит за появлением единиц на выходах тестованости и при активизации которых отслеживаются неисправности и сохраняет входной вектор, который поступает с ГПСП. Данный вектор является тестом для конкретной неисправности. После того, как все неисправности в схеме активизированы, АТ должен издать сигнал прекращения процесса моделирования, потому что далее продолжать нет смысла, тест уже построен.
В самом простейшем случае (построение ТТИ) АТ представляет собой линейку триггеров, что в процессе тестирования сводятся только один разов. В других случаях, в схеме АТ присутствующие несколько регистров, что берегут: исходные воздействия, текущее положение выходов тестируемости, и то что было за такт от этого положения выходов тестируемости, схему выдачи сигнала прекращения моделирования, схему выдачи сигнала записи теста в память, схему формирования адреса ячейки памяти, в которую необходимо записать найденный вектор и саму схему памяти. Но потому что в данном проекте не предусматривается физическая реализация АТ, то из структуры АТ можно исключить схему памяти и формирователь адреса ячейки памяти. есть еще одна причина, по которой это необходимо, дело в том, что при моделировании с памятью существенно увеличивается время моделирования и вырастают требования к аппаратуре, на которой проводится тестирование. Поэтому в данном проекте решено выдавать тест на внешний выход и только в случае потребности подключать память. Важно также отметить, что нет необходимости предъявлять на входы АТ все неисправности, потому что в любой схеме присутствуют эквивалентные и доминирующие неисправности. Учитывая это, можно существенно сократить аппаратные затраты на построение АТ.
|
|