Тезисы доклада на конференции "Компьютерный мониторинг и информационные технологии”, ДонНТУ, 2007
СИСТЕМА АВТОМАТИЗИРОВАННОГО СИНТЕЗА УПРАВЛЯЮЩИХ АВТОМАТОВ С ЖЕСТКОЙ ЛОГИКОЙ
Якубовский А.В., Красичков А.А.
Донецкий национальный технический университет
Современные цифровые устройства состоит из операционного автомата (ОА) и управляющего автомата (УА).
Операционный автомат служит для выполнения заданных операций, а управляющий автомат требуется для стыковки, взаимодействия всех составных блоков устройства [1], изображение типового цифрового устройства на рисунок 1.
В настоящее время для реализации схем управляющих автоматов используются различные программируемые логические устройства.
В связи с высокой сложностью современных цифровых устройств, увеличение аппаратных затрат на реализацию функциональности автомата становятся все большей проблемой, для реализации требуются программируемые логические устройства большой сложности и стоимости.
В связи с этим, задача проектирования управляющего (конечного) автомата, сводится к оптимизации его структуры по таким параметрам как: скорость реакции на входной сигнал, аппаратные затраты.
Методы реализации управляющих автоматов на цифровых устройствах, в научном мира, уделяется большое внимание, разрабатываются множество методов реализации управляющих автоматов с учетом требований оптимизации по аппаратным затратам и/или быстродействию [1].
Одним из последних достижений в области автоматизации разработки цифровых устройств являются высокоуровневые языки описания оборудования HDL (Hardware Description Language). Наиболее широко используемыми на практике являются языки VHDL и Verilog[2].
Но существуют программные пакеты, к примеру Active-HDL (стоимостью более 20 тыс. долларов), а бесплатных или недорогих нет. Поэтому существует потребность узко специализированного программного обеспечения по проектированию и преобразования управляющих автоматов.
Процесс разработки сводиться к созданию пользователем текстового файла содержащего таблицу переходов, программа считывает данный из этого файла и переводит полученные данный в булевы формулы, после преобразования происходит процесс минимизации заданного ей управляющего автомата,
выходным значением программы является файл формата HDL для дальнейшей его обработки, в таких пакетах как Active-HDL или в бесплатном VHDL компиляторов (например с VHDL Simili 3.0).
Структура разработанной системы приведена на рисунке 2.
Рисунок 2 – Общая структура программы.
Принцип работа системы: проектировщик (User), формирует текстовый файл (File.gsa) который содержит в себе таблицу переходов (ГСА), данные из этого файла используются программой (САПР) для преобразования и минимизации.
Проанализировав и преобразовав полученную информацию, программа на выходе формирует файл (File.vhdl) формата HDL содержащий уже готовый синтезированный управляющий автомат, который можно в дальнейшем использовать в других средах.
Программа разработана на языке Visual С++, выбор языка программирования С++ был обусловлен тем, что в нем развиты средства проектирования графического интерфейса пользователя, возможность работать с текстовыми файлами [3], и способность для пошаговой алгоритмизации.
Программный пакет реализован для платформа РС под операционную систему Windows.
ЛИТЕРАТУРА
[1] А.А. Баркалов. Синтез устройств управления на программируемых логических устройствах. – Донецк. 2002.
[2] Е.А. Суворова, Ю.Е. Шейнин Проектирование цифровых систем на VHDL. – С-Петербург, 2003.
[3] Рэй Лишнер. C++. Справочник. Полное руководство по языку и стандартной библиотеке. - Питер, 2005 г.
