Лобанова А.Ю. Исследование и разработка методов снижения энергопотребления при проектировании микропроцессорных СБИС

Диссертационная работа выполнена на кафедре

«Интегральной

электроники и микросистемª Национального исследовательского

университета «МИЭТª

Научный руководитель:

доктор технических наук,

профессор Крупкина Татьяна Юрьевна

Официальные оппоненты:

доктор технических наук,

профессор Казённов Геннадий Георгиевич,

НИУ «МИЭТª

кандидат технических наук,

доцент Гармаш Александр Александрович,

НИЯУ «МИФИª

Ведущая организация:

Институт Проблем Проектирования в Микроэлектронике Российской

Академии Наук

Защита состоится

«26ª декабря

2012 г., в

16:00 на заседании

диссертационного совета Д

212.134.01 при Национальном

исследовательском университете «МИЭТª по адресу: 124498, Москва, г.

Зеленоград, проезд 4806, д.5, ауд.3103.

С диссертацией можно ознакомиться в библиотеке НИУ «МИЭТª.

Автореферат разослан

“______” _____________________2012 года

Ученый секретарь диссертационного совета:

доктор технических наук, профессор

Крупкина Т. Ю.

ОБЩАЯ ХАРАКТЕРИСТИКА РАБОТЫ

Актуальность работы

Одной из главных задач при проектировании современных

интегральных схем становится уменьшение рассеиваемой мощности.

Особенно важно решить эту проблему для портативных устройств,

работающих от батареи, так как уменьшение рассеиваемой мощности

позволит увеличить время работы устройства без дополнительной

подзарядки. Кроме того, уменьшение рассеиваемой мощности

позволяет

снизить стоимость корпусировки и увеличить

быстродействие за счет более низких рабочих температур.

Эта проблема актуальна

и при проектировании

микропроцессоров. Это связано с уменьшением проектных норм,

увеличением рабочей частоты, повышением плотности элементов на

кристалле вследствие усложнения схемотехнической составляющей.

Системы автоматизированного проектирования

(САПР) в

настоящее время включают широкий спектр программных продуктов и

методов, нацеленных на снижение потребляемой мощности в

проектируемых устройствах. Ведется разработка новых подходов к

проектированию систем на кристалле (СнК), новых алгоритмов и

программных средств САПР, ориентированных на переход к

наноразмерным топологическим нормам. Вместе с тем, актуальной

является задача увеличения быстродействия и сохранения площади,

занимаемой схемой.

Цель работы

Основной целью работы является исследование и разработка

методов

уменьшения

мощности

при

проектировании

энергоэффективных блоков микропроцессорных КМОП СБИС и СнК с

учетом их быстродействия и занимаемой площади.

Для достижения поставленной цели необходимо решить

следующие задачи:

1.Разработать классификацию блоков микропроцессора по

критерию ограничений, накладываемых при проектировании.

2.Исследовать

схемотехнические

методы

уменьшения

рассеиваемой мощности и их влияние на быстродействие и занимаемую

площадь устройств.

3.Разработать методики и алгоритмы поиска эффективного

метода или комбинации методов с учетом поставленных ограничений

по быстродействию и площади.

4.Применить

разработанные

методики

на

блоках

микропроцессора на различных проектных нормах.

Научная новизна. Научная новизна работы заключается в

следующих результатах:

1.Предложен

новый

подход

проектированию

энергоэффективных СнК, основанный на предварительной групповой

классификации блоков, входящих в ее состав, по критериям

ограничения по быстродействию и занимаемой площади.

2.Установлены механизмы влияния схемотехнических методов

уменьшения мощности на быстродействие и площадь проектируемых

блоков микропроцессоров.

3. Показано, что одновременное использование методов

стробирования синхросигнала, введения изоляционных элементов,

оптимизации набора элементов и их подключения не обеспечивает

гарантированного требуемого сочетания параметров быстродействия и

площади.

4. Предложены методики и алгоритмы поиска эффективной

комбинации методов для определенных ограничений по

быстродействию и занимаемой площади для различных проектных

норм.

Практическая значимость работы.

1) Предложенный подход к проектированию микропроцессоров,

заключающийся в предварительной групповой классификации их

блоков с точки зрения установленных критериев критичности по

быстродействию и площади перед этапом логического синтеза, и

дальнейшем применении методик поиска эффективных комбинаций

известных схемотехнических методов уменьшения мощности, применен

при разработке микропроцессоров компании ОАО НПЦ «ЭЛВИСª.

Используемые методики позволили уменьшить рассеиваемую

динамическую мощность блоков микропроцессоров

1892КП1Я и

1892ВМ8Я на

20% с сохранением значений быстродействия и

занимаемой площади.

2) Разработанные маршруты проектирования и алгоритмы

использованы при выполнении НИР в рамках ФЦП НПК 2009-2013 на

кафедре ИЭМС Национального исследовательского университета

«МИЭТª:

«Разработка методов проектирования быстродействующей

элементной базы и систем на кристалле с низкой потребляемой

мощностью для перспективных устройств приемо/передачи аналоговой

и цифровой информацииª, шифр «И-2009-1.1-219-005-009ª.

«Исследование методов проектирования наноразмерной

электронной компонентной базы на основе параметризованных

библиотечных элементов с ультранизкой потребляемой мощностьюª,

НИР «ИМПУЛЬСª.

3). Предложенные методики проектирования использованы при

модернизации учебных дисциплин по программам магистерской

подготовки «Проектирование СБИС с топологическими нормами 90нмª

«Проектирование и технология устройств интегральной

наноэлектроникиª по направлению

210100

«Электроника и

наноэлектроникаª кафедры ИЭМС Национального Исследовательского

Университета «МИЭТª:

- «Проектирование блоков цифровых наноразмерных СБИСª.

«Энергоэффективное проектирование наноэлектронных ИС

средствами САПР Cadence и Synopsysª.

- «Особенности логического синтеза цифровых наноэлектронных

блоковª.

На защиту выносятся положения.

1). Предложенный подход к проектированию энергоэффективных

СнК, основанный на предварительной групповой классификации

блоков, входящих в ее состав, по критериям ограничения по

быстродействию и занимаемой площади.

2). Разработанные методики и алгоритмы поиска эффективной

комбинации методов для определенных ограничений по

быстродействию и занимаемой площади для различных проектных

норм.

3). Результаты апробации методик на блоке контроллера порта

внешней памяти микропроцессора на проектных нормах 250, 130, 90 нм.

Апробация работы.

Основные

результаты

работы

докладывались

демонстрировались на следующих научно-технических конференциях:

VII конференция молодых ученых, СПбГУ ИТМО,

2010г.;

Всероссийская межвузовская научно-техническая конференция

«Микроэлектроника и информатикаª, МГИЭТ(ТУ),

2010г.;

Международная научно-техническая конференция «Радиоэлектроника,

электротехника и энергетикаª, МЭИ(ТУ),

2010г.; конференция

«Проектирование систем на кристалле: тенденции развития и

проблемыª, МГИЭТ(ТУ), 2010г.; Всероссийская межвузовская научно-

техническая конференция

«Микроэлектроника и информатикаª,

МГИЭТ(ТУ), 2011г.; Всероссийская межвузовская научно-техническая

конференция «Микроэлектроника и информатикаª, МГИЭТ(ТУ), 2012г;

V Всероссийская научно-техническая конференция "Проблемы

разработки перспективных микро- и наноэлектронных систем",2012г..

Публикации

По материалам диссертации опубликовано 9 работ, включая 3

статьи в изданиях, входящих в перечень ВАК, 6 - в сборниках научных

трудов и тезисах докладов научно-технических конференций.

Структура и объем работы

Диссертация состоит из введения, четырех глав, заключения и

одного приложения. Объем работы составляет 120 страниц, работа

содержит 52 рисунка, 4 таблицы, список цитируемых источников из 101

наименования, приложения занимают 2 стр.

ОСНОВНОЕ СОДЕРЖАНИЕ РАБОТЫ.

Во введении обосновывается актуальность темы диссертации,

формируется цель и задачи работы, научная новизна, практическая

значимость полученных результатов, а также положения, выносимые на

защиту. Излагается краткое содержание работы.

В первой главе работы рассмотрены составляющие

рассеиваемой мощности, основные виды мощности, а также причины,

по которым рассеиваемая мощность увеличивается с уменьшением

проектных норм.

Предложена классификация методов уменьшения мощности.

Рассмотрены основные схемотехнические и структурные методы

уменьшения рассеиваемой мощности: метод стробирования

синхросигнала (clock gating), метод введения изоляционных элементов

(operand isolation), метод оптимизации набора элементов и их

подключения (gate level optimization), метод использования элементов с

различными пороговыми напряжениями (multi-Vth), метод введения

различного напряжения питания (multi-Vdd), отключение питания у

части схемы (power gating), адаптивное смещение подложки (adaptive

body biasing), формирование многоуровневой системы транзисторов

(transistor stacking).

В работе в дальнейшем используются следующие методы

уменьшения мощности:

- метод стробирования тактового сигнала. Метод заключается в

отключении сигнала синхронизации у триггера в том случае, когда нет

разрешения на запись. Так как значительная часть динамической

мощности рассеивается в цепи синхросигнала, то самый

распространенный и эффективный способ уменьшить эту мощность -

использовать метод стробирования тактового сигнала, или clock gating.

- метод введения изоляционных элементов. В интегральных

схемах сложные комбинационные схемы могут способствовать

потреблению большей части мощности. Если для комбинационной

схемы нет условия, по которому ее выход выдается, то этот метод

может уменьшить динамическую мощность с помощью добавления

изоляционной логики в соответствии с контрольным сигналом для

сохранения значений на входах постоянными. Следовательно,

постоянство на входах переносится сквозь схему и не вызывает лишних

переключений.

- метод оптимизации набора элементов и их подключения. Этот

метод включает в себя изменение размеров элементов,

переподключение входов элементов, объединение элементов,

оптимизацию фронтов сигналов, перестроение логических цепей.

- введение элементов с повышенным пороговым напряжением.

Использование логических элементов с повышенным пороговым

напряжением в одной схеме позволяет добиться уменьшения мощности

с сохранением быстродействия. Части схемы, к которым предъявляются

повышенные требования по быстродействию, проектируются с

использованием элементов с номинальным пороговым напряжением.

Элементы с повышенным пороговым напряжением, позволяющие

снизить токи утечки, применяются на некритических по

быстродействию путях схемы.

В этой главе также приведен пример алгоритма введения

элементов с различным пороговым напряжением и изменения размеров

элементов для снижения рассеиваемой мощности.

Проведен анализ работ, рассматривающих применение

нескольких методов уменьшения мощности и их комбинаций. Показано,

что не всегда применение всех возможных методов приводит к

максимальному уменьшению рассеиваемой мощности.

Приведенные соображения обосновывают постановку задач

диссертационного исследования, которой завершается первая глава

работы.

Вторая глава работы посвящена анализу влияния

используемых методов уменьшения мощности (метода стробирования

синхросигнала, метода введения изоляционных элементов, метода

оптимизации набора элементов и их подключения и применения

элементов с повышенным пороговым напряжением) на основные

параметры устройств: быстродействие и занимаемую площадь.

Так, например, метод введения изоляционных элементов

предусматривает введение новых элементов, поэтому при его

использовании наблюдается увеличение площади. Пример показан на

рис.1, где логические элементы С1, С2, С3 добавлены при введении

этого метода.

Рис.1. Введение дополнительных элементов с использованием

метода введения изоляционных элементов.

Таким образом, площадь начальной схемы, отмеченной

пунктирной линией, увеличена на площадь добавленных элементов.

В таблице

1 перечислены рассматриваемые методы и их

влияние на параметры схемы. Указанные в таблице значения приведены

из литературных источников, а также из рассмотренных в работе

примеров.

Таблица 1. Методы уменьшения мощности и их влияние на

быстродействие и занимаемую площадь устройств.

Метод

Влияние на

Дополнительные

уменьшения

площадь

быстродействие

требования

мощности

Метод

Увеличение

Ухудшение

Введение

стробирования

(1-2%)/

(15%)/

элементов clock

синхросигнала

Уменьшение

Улучшение

gating

(25%)

(15%)

Метод

Увеличение

Ухудшение

-----

оптимизации

(3-4%)/

(14-15%) /

набора элементов

Уменьшение

Улучшение

и их подключения

(25%)

(43%)

Метод введения

Увеличение

Ухудшение

-----

изоляционных

(25%)

(50%)/

элементов

Без изменений

Введение

Увеличение

Без изменений

Элементы с

элементов с

(2-3%)/

повышенным

Уменьшение

пороговым

(2%)

напряжением

Вследствие влияния методов уменьшения мощности на

основные параметры интегральных схем, необходимо определить

насколько критично увеличение занимаемой площади или ухудшение

быстродействия для устройства. Для этого предложена классификация

блоков микропроцессоров, основанная на критичности основных

параметров:

Некритичные по быстродействию, критичные по

занимаемой площади.

К этой группе зачастую можно отнести GPS/ГЛОНАСС

коррелятор MCC, порт SpaceWire. Эти блоки занимают значительную

часть площади микропроцессора. Но пути через них не являются

критическими по быстродействию. На рис.2 показан процессор

«MC_265ª, разрабатываемый компанией ОАО НПЦ «ЭЛВИСª, в состав

которого входит блок MCC.

Рис. 2. Расположение блоков микропроцессора «MC_265ª.

Критичные по быстродействию, некритичные по

занимаемой площади.

Примером могут служить межблочный интеллектуальный

коммутатор AXI_Interсоnnect, порт внешней памяти MPORT

микропроцессора, показанный на рис. 2.

Их площадь незначительна по сравнению с общей площадью

микропроцессора. В связи с коммутационной функцией блока

AXI_Interconnect пути через этот блок присутствуют в критических

путях микропроцессора, что свидетельствует о том, что этот блок

является критичным по быстродействию.

Блок MPORT также является критичным по быстродействию

вследствие своей функциональной особенности.

3) Критичные и по быстродействию, и по занимаемой

площади.

К таким блокам могут относиться сопроцессор цифровой

обработки сигналов DSP, многофункциональный буферизованный

последовательный порт MFBSP.

Блок DSP занимает зачастую значительную площадь

микропроцессора, как видно из рис. 2. Поэтому увеличение площади

этого блока недопустимо с применением методов уменьшения

мощности. Кроме того, быстродействие этого блока определяет

быстродействие всего микропроцессора.

Блок MFBSP также относится к критичным по быстродействию.

Этот блок представлен в микропроцессоре в нескольких экземплярах,

поэтому относим его к критичным по площади.

4) Некритичные и по быстродействию, и по занимаемой

площади.

К этой категории блоков мы можем отнести универсальный

асинхронный последовательный порт UART, порт видео ввода/вывода.

Порты видео ввода/вывода VPIN и VPOUT предназначены для

ввода и вывода цифровых видеоданных. Они занимают незначительную

часть микропроцессора. Пути через эти блоки не являются критичными

по быстродействию, так как ввод и вывод данных осуществляется на

небольшой частоте, обработка видео данных осуществляется в других

блоках микропроцессора.

Но следует отметить, что данная классификация является

условной. Для каждого микропроцессора на этапе проектирования

разработчики должны определить к какому из перечисленных видов

будут относиться разрабатываемые блоки микропроцессора. Часто один

и тот же функциональный блок может относиться к различным видам в

зависимости от микропроцессора. Это может быть связано с

требованиями ТЗ: добавлением

(удалением) дополнительного

количества блоков памяти, использованием различных корпусов, что

может повлиять на расположение контактных площадок, а

следовательно, на расположение блоков внутри кристалла при

физическом проектировании.

Вследствие гетерогенности современных микропроцессоров их

блоки можно отнести к различным группам из представленной

классификации.

В работе предложены критерии критичности, по которым можно

отнести блоки микропроцессоров к определенному виду. Критерии

основаны на требованиях к топологии устройства и технического

задания (ТЗ).

Для примера, определить критичность по площади можно,

исходя из отношения полученного значения занимаемой площади блока

после логического синтеза к значению площади, отводимой для этого

блока в топологическом представлении (из ТЗ). Это отношение не

должно превышать значения 0.7. Если это значение будет превышено,

то на этапе физического синтеза могут возникнуть проблемы по

трассировке. Таким образом, если это значение будет выше, то блок

будет считаться критичным по площади, если ниже, то некритичным.

Критичность по быстродействию может быть определена из

требований по быстродействию в ТЗ. Если значения задержки на

критическом пути без введения методов превышают значение

поставленных ограничений (например, периода синхросигнала), то блок

считается критичным по быстродействию, в обратном случае,

некритичным.

Произведена оценка применения рассмотренных методов на

различных проектных нормах и сделан вывод, что применение

элементов с повышенным пороговым напряжением целесообразно

только на проектных нормах 90 нм и ниже вследствие значительного

увеличения статической мощности.

Третья глава работы посвящена разработке методик поиска

эффективной комбинации методов для различных видов ограничений

для разных проектных норм.

1). Критичный по занимаемой площади, некритичный по

быстродействию.

Здесь можно выделить два случая: установленное ограничение по

площади ниже значения площади без применения методов и выше.

В первом случае методика поиска эффективной комбинации

методов основана на том, что применение метода введения

изоляционных элементов (operand isolation) является нецелесообразным,

так как этот метод дает однозначное увеличение площади за счет

добавления дополнительных элементов.

Для проектных норм выше 90 нм, на первом этапе необходимо

провести логический синтез блока:

- без применения методов;

- с использованием метода стробирования синхросигнала;

- с использованием метода оптимизации набора элементов и их

подключения.

Далее необходимо сделать сравнение значений занимаемой

площади блока для каждого метода с тем значением, которое

устанавливается в качестве ограничения.

Отметим, что если какой-нибудь из методов: метод

стробирования синхросигнала (clock gating) или метод оптимизации

набора элементов и их подключения

(gate level optimization) дают

увеличение площади по отдельности, то применение сочетаний clock

gating и operand isolation, либо gate level optimization и operand isolation

соответственно будет увеличивать площадь. Следовательно, для блоков,

критичных по площади, необходимо исключить в этом случае

применение данных комбинаций.

Если оба метода (clock gating и gate level optimization) дают

увеличение значения занимаемой площади, то кроме комбинаций

методов clock gating и operand isolation, а также gate level optimization и

operand isolation, исключается из рассмотрения комбинация из всех трех

методов. Для этого случая алгоритм показан на рис.3.

Здесь и далее P_i- значение мощности, A_i - значение занимаемой

площади для каждой комбинации методов, A₁- значение площади блока

без применения методов, A_cg - значение занимаемой мощности блока с

использованием метода стробирования синхросигнала, A glo - значение

занимаемой мощности блока с использованием метода оптимизации

набора элементов и их подключения.

Если установленное ограничение по площади выше значения

площади без применения методов, то метод operand isolation

необходимо учитывать. В этом случае нужно провести логический

синтез блока:

- без применения методов;

- с использованием метода стробирования синхросигнала;

- с использованием метода оптимизации набора элементов и их

подключения;

- с использованием метода введения изоляционных элементов.

Далее, как и в предыдущем случае, необходимо исключать

комбинации, сформированные из методов, приводящих к увеличению

площади над поставленным ограничением.

Для проектных норм 90 нм и ниже необходимо добавить метод

введения элементов с повышенным пороговым напряжением (multi-Vth)

ко всем комбинациям в алгоритмах, разработанных для проектных норм

выше 90 нм.

Критичный по быстродействию, некритичный по

занимаемой площади.

Так как анализ рассматриваемых методов показал, что ни один из

них не приводит только к ухудшению быстродействия, то для блоков,

критичных по быстродействию, необходимо рассмотреть все

возможные комбинации методов для поиска самой эффективной.

Методика заключается в том, что после проведения логического

синтеза с использованием всех возможных комбинаций методов,

необходимо отобрать те комбинации методов, которые приводят к

такому значению задержки на критическом пути устройства, которое

удовлетворяет поставленному ограничению.

После этого, из отобранных вариантов выбирается тот метод

или комбинация методов, которые позволяют уменьшить рассеиваемую

мощность максимально.

Алгоритм поиска эффективной комбинации методов для случая,

когда блок критичен только по быстродействию для проектных норм 90

нм и ниже, показан на рис. 4. Здесь и далее t_i - значение задержки на

критическом пути для каждой комбинации методов, t₁- значение

задержки на критическом пути для варианта без применения методов.

Рис. 4. Алгоритм поиска эффективной комбинации методов для

случая, когда блок критичен по быстродействию, некритичен по

площади (90 нм и ниже).

Критичный по быстродействию, критичный по

занимаемой площади.

Методика нахождения оптимальной комбинации методов для

данного вида блоков основана на методике для блоков, критичных по

4) Некритичный по быстродействию, некритичный по

занимаемой площади.

Методика поиска (проектные нормы выше 90нм) заключается в

том, что необходимо провести логический синтез с применением всех

возможных комбинаций методов:

1). Сlock gating.

2). Operand isolation.

3). Gate level optimization.

4). Сlock gating и operand isolation.

5). Сlock gating и gate level optimization.

6). Operand isolation и gate level optimization.

7). Сlock gating, gate level optimization, operand isolation.

Для проектных норм

90нм и ниже необходимо провести

логический синтез с использованием следующих методов:

1). Сlock gating и multi-Vth.

2). Operand isolation и multi-Vth.

3). Gate level optimization и multi-Vth.

4). Сlock gating, operand isolation и multi-Vth.

5). Сlock gating, gate level optimization и multi-Vth.

6). Operand isolation, gate level optimization и multi-Vth.

7). Сlock gating, gate level optimization, operand isolation и multi-Vth.

Затем выбирается комбинация с наименьшей мощностью.

В зависимости от проектных норм и комбинаций методов в скрипт для

логического синтеза в средстве для проектирования Design Compiler

компании Synopsys необходимо ввести следующие команды:

set do_operand_isolation true

#### команды для

set_operand_isolation_style

-logic adaptive

#### введения метода

set_operand_isolation_slack 0

#### operand isolation

set_clock_gating_style -pos {integrated} -neg {integrated} -sequential latch

insert_clock_gating

#### команды для введения

propagate_constraints -gate_clock

####метода clock gating

set_max_dynamic_power 0

#### команда для введения

####метода gate level optimization

set_max_leakage_power 0

#### команда для введения

####метода multi-Vth.

Таким образом,

общий подход к проектированию

энергоэффективных СнК выглядит, как показано на рис. 6.

Рис.6. Общий подход к проектированию энергоэффективных СнК.

Таким образом, третья глава посвящена разработке алгоритмов и

методик поиска эффективной комбинации методов уменьшения

рассеиваемой мощности для различных ограничений на разных

проектных нормах.

Четвертая глава работы посвящена апробации предложенных

методик и алгоритмов на блоке контроллера порта внешней памяти

MPORT микропроцессора 1892КП1Я.

На рис. 7 показаны изменения значений основных параметров

блока MPORT с применением различных методов и их комбинаций для

проектных норм 250 нм. Для случая, когда блок критичен по площади и

некритичен по быстродействию. Здесь и далее OI - метод введения

изоляционных элементов, GLO - метод оптимизации набора элементов

и их подключения, СG - метод стробирования синхросигнала, знаком

«+ª обозначена их комбинация.

Рис.

7. Изменение параметров блока MPORT

(критичен по

занимаемой площади, некритичен по быстродействию) с применением

различных комбинаций методов на проектных нормах 250 нм.

Критерием критичности для площади служит условие, что

применение методов не должно увеличить занимаемую устройством

площадь. Оптимальной комбинацией для этого случая является

комбинация методов стробирования синхросигнала и оптимизации

набора элементов и их подключения. В этом случае снижение

мощности составило 20,4%, занимаемая площадь уменьшена на 12,3%.

Для варианта, когда блок MPORT принадлежит к критичным по

быстродействию, некритичным по площади, а также критичным и по

быстродействию, и по площади, график изменения параметров показан

на рис. 8.

Рис.

8. Изменение параметров блока MPORT

(критичен по

быстродействию) с применением различных комбинаций методов на

проектных нормах 250 нм.

Критерием критичности для быстродействия выступает

условие, что задержка в самой критической цепи не должна превышать

периода синхросигнала, а для площади условия, что площадь с

применением методов не должна возрастать по сравнению с

неоптимизированным вариантом.

Для этих двух вариантов самой эффективной будет комбинация

методов стробирования синхросигнала и оптимизации набора

элементов и их подключения. При этом снижение мощности составило

10,7%, задержка на критическом пути была улучшена до значения

периода синхросигнала. Занимаемая площадь была уменьшена на

17,9%.

Выбранные комбинации методов принадлежат списку

комбинаций, предложенных в методиках в главе 3.

Для проектных норм 130 нм самой эффективной комбинацией

для всех случаев является использование трех методов: метода

стробирования синхросигнала, метода оптимизации набора элементов и

их подключения, а также метода введения изоляционных элементов.

Для первого случая (блок критичен по площади, некритичен по

быстродействию) уменьшение мощности составило 37,7%, занимаемая

площадь уменьшена на 18,1%.

При этом мощность уменьшена на 16,9%, быстродействие также

улучшается по сравнению с неоптимизированным вариантом, но, тем не

менее, значение задержки на критическом пути превышает значение

периода синхросигнала.

Отметим, что применение комбинации методов стробирования

синхросигнала и метода введения изоляционных элементов позволило

уменьшить значение задержки на критическом пути до значения

периода синхросигнала. При этом снижение рассеиваемой мощности

составляет 7,6%. Эта комбинация методов может быть использована для

достижения самого лучшего результата по быстродействию.

Для проектных норм 90 нм применение комбинации методов

стробирования синхросигнала и введения элементов с повышенным

пороговым напряжением является оптимальным в случае, если блок

критичен только по площади. Уменьшение динамической мощности

составляет в этом случае

25,4%, статической мощности на

76%,

занимаемая площадь уменьшена на 21,1%.

В таблице 2 представлены основные параметры блока MPORT

для проектных норм

90 нм для случая, когда блок критичен по

быстродействию (КБ) и некритичен по быстродействию (НБ). Здесь

Multi-Vth

- метод введения элементов с повышенным пороговым

напряжением.

Если блок критичен по быстродействию, некритичен по площади,

самой эффективной является комбинация метода введения

изоляционных элементов и применения элементов с повышенным

пороговым напряжением. Динамическая мощность уменьшена при этом

на 21,0%, статическая мощность на 52,9%,

И если блок критичен по обоим параметрам, то оптимальной

является комбинация методов стробирования синхросигнала и введения

элементов с повышенным пороговым напряжением. Динамическая

мощность снизилась при этом на 10,8%, статическая уменьшена на

77,1%, занимаемая площадь - на 25,9%, задержка на критическом пути

максимально улучшена.

Таблица 2. Основные параметры блока MPORT для различных

комбинаций методов уменьшения мощности (90 нм).

Методы

Динамическая

Задержка на

Занимаемая

уменьшения

(Статическая)

критическом

площадь

мощности

мощность

пути блока,

блока, НБ/

блока, НБ/ КБ,

НБ/ КБ, нс

КБ, мм²

мВт

Multi-Vth

21,6(0,066)/

1,80/0,63

0,123/0,131

30,4(0,066)

OI+ Multi-Vth

21,8(0,072)/

1,80/0,62

0,124/0,132

24,0(0,112)

GLO+Multi-Vth

21,4(0,065)/

1,80/0,67

0,124/0,128

24,9(0,099)

OI+GLO+Multi-

21,5(0,067)/

1,80/0,66

0,125/0,131

Vth

25,31(0,107)

CG+Multi-Vth

16,1(0,053)/

1,76/0,55

0,097/0,097

27,1(0,055)

CG+OI+

16,2(0,063)/

1,79/0,60

0,099/0,101

27,4(0,061)

Multi-Vth

CG+GLO+

16,3(0,059)/

1,79/0,60

0,099/0,101

Multi-Vth

27,4(0,059)

CG+OI+GLO+

16,2(0,063)/

1,79/0,61

0,101/0,101

Multi-Vth

27,4(0,059)

Выбранные

комбинации

соответствуют

алгоритмам,

предложенным в главе3.

Таким образом, в четвертой главе проведена апробация

разработанных методик уменьшения рассеиваемой мощности на блоке

MPORT, результаты соответствуют ожидаемым значениям.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

В ходе диссертационной работы был разработан новый подход к

проектированию СнК на примере микропроцессорного устройства с

использованием четырех методов уменьшения мощности: метода

стробирования синхросигнала, метода введения изоляционных

элементов, метода оптимизации набора элементов и их подключения,

метода введения элементов с повышенным пороговым напряжением.

Этот подход заключается в следующих этапах:

1). Проведение логического синтеза без применения методов.

2). Определение критериев критичности для быстродействия и

занимаемой площади для выбранного устройства.

3). Разделение составляющих устройство блоков на группы,

исходя из предварительной классификации, основанной на

определенных заранее критериях критичности по площади и

быстродействию.

4). Применение предложенных в работе методик и алгоритмов

поиска эффективной комбинации методов на этапе логического синтеза,

разработанных для различных видов ограничений и проектных норм.

Для разработки данного маршрута проектирования было сделано

следующее:

1). Проведен анализ и предложен подход к проектированию СнК,

предполагающий предварительную групповую классификацию блоков

по параметру критичности быстродействия и занимаемой площади.

2). Рассмотрено влияние методов стробирования синхросигнала,

введения изоляционных элементов, оптимизации набора элементов и их

подключения, а также применения элементов с повышенным

пороговым напряжением на основные параметры блоков

микропроцессора.

3).

Определена эффективность

применения методов

стробирования синхросигнала, введения изоляционных элементов,

оптимизации набора элементов и их подключения, применения

элементов с повышенным пороговым напряжением в зависимости от

проектных норм.

4). Разработаны методики и алгоритмы поиска оптимальной

комбинации методов в зависимости от установленных ограничений и

проектных норм.

5). Предложенные методики и алгоритмы применены для поиска

эффективной комбинации методов блока MPORT. Для проектных норм

250 нм для всех видов ограничений для этого блока эффективной

является комбинация метода стробирования синхросигнала и

оптимизации набора элементов и их подключения. Снижение мощности

составляет в этом случае до 20,4%.

6). Для проектных норм 130 нм для блока MPORT оптимальной

является комбинация метода стробирования синхросигнала, введения

изоляционных элементов и оптимизации набора элементов и их

подключения для всех видов ограничений. Уменьшение мощности

достигает 37,7%.

7). Для проектных норм

90 нм для блока MPORT самой

эффективной является комбинация методов стробирования

синхросигнала и введения элементов с повышенным пороговым

напряжением в случае, когда блок критичен по площади, некритичен по

быстродействию.

Если блок критичен по быстродействию, некритичен по площади

- метод введения изоляционных элементов и применения элементов с

повышенным пороговым напряжением.

И если блок критичен по обоим параметрам, то оптимальной

является комбинация методов стробирования синхросигнала и введения

элементов с повышенным пороговым напряжением. Уменьшение

динамической мощности доходит до 25,4%, статической до 77,1%.

Таким образом, в результате диссертационной работы был

предложен новый подход к проектированию СнК c использованием

разработанных методик и алгоритмов поиска эффективной комбинации

методов уменьшения мощности, учитывающий ограничения по

занимаемой площади и быстродействию блоков устройства.

ПУБЛИКАЦИИ ПО ТЕМЕ ДИССЕРТАЦИИ

Материалы диссертации опубликованы в следующих работах:

Лобанова А. Ю. Выбор методов уменьшения рассеиваемой

мощности

при

проектировании

блоков

высокопроизводительных микропроцессоров// Известия вузов.

Электроника - № 3 - 2012. - с. 81-82.

Лобанова А.Ю. Анализ эффективности комплексного

использования

схемотехнических

методов

снижения

энергопотребления сложно-функциональных блоков цифровых

СБИС// Сборник трудов "Проблемы разработки перспективных

микро- и наноэлектронных систем" - 2012. - с. 507 - 510.

Лобанова А.Ю., Крупкина Т.Ю. Выбор методов

энергосбережения для блоков микропроцессора с учетом

быстродействия

занимаемой

площади

Радиопромышленность - выпуск 3. - 2012. -с. 107 -113.

Лобанова А.Ю. Разработка маршрута проектирования блоков

высокопроизводительных

микропроцессоров

целью

уменьшения рассеиваемой мощности

// VII Всероссийская

межвузовская конференция молодых ученых - 2010. - с. 115-

116.

Лобанова А.Ю. Методы снижения рассеиваемой мощности на

этапе проектирования блоков высокопроизводительных

микропроцессоров

// Всероссийская межвузовская научно-

техническая конференция "Микроэлектроника и информатика"

- 2010.- с. 84.

Лобанова А.Ю. Оптимизация маршрута проектирования блоков

высокопроизводительных микропроцессоров, направленная на

уменьшение рассеиваемой мощности

Международная

научно-техническая

конференция

«Радиоэлектроника,

электроника и энергетикаª - 2010. - с. 285-286.

Лобанова А.Ю. Разработка маршрута проектирования блоков

высокопроизводительных микропроцессоров с применением

методов снижения рассеиваемой мощности

// Конференция

«Проектирование систем на кристалле: тенденции развития и

проблемы ª - 2010. - с 35.

Лобанова А.Ю. Оптимизация маршрута проектирования блоков

высокопроизводительных микропроцессоров на основе

автоматизации выбора методов снижения рассеиваемой

мощности // Всероссийская межвузовская научно-техническая

конференция "Микроэлектроника и информатика" - 2011.- с.82.

Лобанова А.Ю. Выбор оптимальной комбинации методов

уменьшения рассеиваемой мощности для блока контроллера

порта внешней памяти на различных проектных нормах

Всероссийская межвузовская научно-техническая конференция

"Микроэлектроника и информатика" - 2012.- с.76.