Исследование методов проектирования управляющих автоматов на современных ПЛИС

С. А. Войтенко, И. Я. Зеленева

Донецкий национальный технический университет

Важнейшей частью любого цифрового устройства является управляющий автомат. Устройство управления может быть реализовано в виде автомата с программируемой логикой или автомата с жесткой логикой. В последнее время все чаще для реализации управляющих автоматов с жесткой логикой применяются программируемые логические интегральные схемы (ПЛИС). [1]

В настоящее время широко применяются два класса ПЛИС: комплексные ПЛИС ( зарубежный термин CPLD - complex programmable logic device ) и программируемые пользователем вентильные матрицы (зарубежный термин FPGA - field programmable gate array ).

Комплексные ПЛИС ( CPLD ) представляют собой блоки логических вентилей объединенных программируемой коммутационной матрицей. Воздействуя на программируемые соединения коммутационной матрицы ПМЛ, можно реализовать требуемую схему. Современные CPLD , как правило, являются электрически перепрограммируемыми. CPLD сохраняют логическую структуру после отключения питания.

Микросхемы программируемых пользователями вентильных матриц FPGA ( Field Programmable Gate Arrays ) состоят из большого числа конфигурируемых логических блоков (зарубежный термин LUT ), и трассировочных ресурсов, обеспечивающих их межсоединения. Получение конкретной логической структуры на базе FPGA , реализуется путем прошивания в управляющие программируемыми межсоединениями триггеры (теневое ОЗУ) соответствующих значений. Ведущими разработчиками микросхем CPLD и FPGA являются фирмы Altera , Atmel , Lattice Semiconductor , Cypress Semiconductor , Xilinx .

Данная работа посвящена исследованию методов проектирования управляющих автоматов на таких БИС. В работе проанализированы методы оптимизации структуры управляющих автоматов разработанные и систематизированные в нашем университете ([1]]) в приложении к конкретным семействам ПЛИС. В качестве таких БИС выбраны микросхемы фирмы Altera : EP 1 K 10 (семейство ACEX 1 K ) и EPM 3032 A (семейство MAX 3000 A ). Микросхема EP 1 K 10 относится к классу FPGA , микросхема EPM 3032 A относится к классу CPLD . Обе эти микросхемы отличает высокое быстродействие (частота тактирования до 250 МГц) и низкая стоимость (для EP 1 K 10 – от 10$ до 20$, для EPM 3032 A от 1,7$ до 4$).

В настоящее время для описания логической структуры цифровых устройств, как правило, используются высокоуровневые языки описания оборудования ( Hardware Description Languages - HDL ). Наиболее распространенными среди них являются языки VHDL и Verilog . Однако непосредственная реализация управляющих автоматов на этих языках является трудоемким процессом. Поэтому в состав многих зарубежных САПР были включены специальные инструменты, позволяющие упростить разработку управляющих автоматов. Так в состав САПР Active - HDL фирмы Aldec включен модуль FSM . Этот модуль обладает многофункциональным графическим интерфейсом, для описания управляющих автоматов. Однако модуль FSM обладает рядом недостатков. В частности, форма записи управляющего автомата требует знания языка HDL . Так, условия и выдаваемые в операторных вершинах сигналы должны быть записаны в форме синтаксически правильных выражений выбранного языка описания оборудования. Главным недостатком модуля является отсутствие какой-либо оптимизации структуры получившего управляющего автомата. Код, генерируемый этой подсистемой, является неоптимальным с точки зрения затрат площади кристалла.

В ходе проведения исследования было установлено, что генерируемое модулем FSM поведенческое описание управляющего автомата реализуется средствами синтеза ( Synplify ) как автомат с унарным кодированием состояний. Достоинством такой реализации является повышенное быстродействие, недостатком – большие аппаратные затраты. Было проведено сравнение этой структуры автомата и реализации автомата на счетчиках ( PYC - структура). Результаты сравнения для микросхемы EPM 3032 A приведены в таблице 1., для микросхемы EP 1 K 10 в таблице 2.

Таблица 1. Сравнительные характеристики различных структур автоматов для микросхемы EPM 3032 A .

Таблица 2. Сравнительные характеристики различных структур автоматов для микросхемы EP 1 K 10.

Экономия по аппаратным затратам для микросхемы EPM 3032 A значительна и составила 46%. Падение быстродействия незначительно и составило 16,5%.

Для микросхемы EP 1 K 10 выигрыш по аппаратным затратам невелик и составляет 3,2%. Однако большое число использованных логических ячеек приходится на реализацию PROM выходных сигналов. Если в качестве PROM выходных сигналов использовать часть незадействованного теневого ЗУ, то экономия возрастает до 50%. Падение производительности больше чем для микросхемы EPM 3032 A и составляет 39%.

Исходя из проведенных исследований установлено, что на данный момент не существует удобных средств реализации управляющих автоматов с использованием разнообразных оптимизированных по аппаратным затратам структур. Поэтому планируется в рамках выполнения магистерской диссертации соответствующую САПР.

Литература

•  А.А. Баркалов. Синтез устройств управления на программируемых логических устройствах. – Донецк. 2002.

•  Ю . Г . Карпов. Теория автоматов. СПб. Питер. 2002.