На данном этапе развития электронной промышленности , очень актуален вопрос быстрого и качественного проектирования цифровых схем. Эта проблема требует решения , потому как потребность в разработке различных специализированных схем возрастает с каждым месяцем. Одним из подходов решения этой проблемы является проектирование схем с помощью HES технологий, которые позволяют достоверно тестировать готовые схемы на самом последнем этапе производства т.е. непосредственно на FPGA чипе. При этом на тесты таких схем уходит достаточно много машинного времени. Тема моей магистерской работы предполагает изучение строения HES схем с целью оптимизации тестов и более быстрому выявлению неисправностей в аппаратуре.

Исследовательская часть моей магистерской работы заключается в изучении связи между элементарными конструкциями Verilog описания схемы и непосредственной имплементацией полученной при этом схемы. После нахождения ряда таких схем необходимо будет детально изучить все их особенности , построить на их базе T-модели для анализа на тестируемость неисправностей. После чего можно будет строить более сложные Т-модели на основе элементарных Т-моделей.

На начальном этапе исследования будут использованы схемные синтезаторы, которые позволят получить набор схемных реализаций различных конструкций языка Verilog описания схемы. После чего необходимо будет построить Т-модели этих схем и приступить к анализу этих моделей с целью оптимизации различных составляющих блоков этих схем , ввиду трудоемкости этот этап нельзя будет автоматизировать полностью. Далее следует построение Т-моделей сложных схем на базе элементарных, которые из-за своего большого объёма требуют программы автоматизации.

Научная новизна моей темы заключается в нахождении ранее неизвестных методов для выявления различных особенностей схем и определение зависимостей. Для более быстрого определения неисправностей в реальных схемах.

Одна из основных частей магистерской работы - это построение Т-модели для получения тестовых наборов для логических схем. В общем виде объект диагностики (ОД) дискретного типа имеет множество входов Х, выходов Y и множество неисправностей Н. Объект диагностики и его Т-модель можно представить такими общими структурами

Особенностью Т-модели является то ,что каждому RTL элементу ставиться в соответствие Т-элемент. Этот элемент кроме функций , которые выполняет базовый элемент , выполняет функции для формирования тестовых наборов. Это функции наблюдаемости и тестируемости неисправностей схемы, которая моделируется. Таким образом Т выход Т- модели объекта диагностики показывает условие влияния неисправности h входной тестовой последовательности на выходах Y.
Для всей логической схемы строится диагностическая оболочка , которая необходима для решения конкретной диагностической задачи. В процессе моделирования Т-модели и диагностической оболочки получаем результаты выходных функций логической схемы и диагностические результаты тестируемой схемы. Процесс моделирования состоит из того что на входы Т-иодели подаются разные тестовые наборы , а на её выходах получаем список неисправностей , которые проявляются или не проявляются в результате моделирования. Из этого списка можно сформировать тест минимальной длинны , который будет максимальное количество неисправностей схемы . Такую подсистему моделирования можно представить структурной схемой В такой подсистеме используется генератор случайных тестов для активирования функций тестируемости по случайному закону. Под влиянием теста на выходах Т появляется тестовая реакция , Если в некоторый момент времени на входах объекта диагностики генератор тестов обнаруживает тест неисправности h , то соответствующий выход тестирования переходит в логическую единицу, в противоположном случае на этом выходе логический ноль. Тестовая реакция поступает на Т- оболочку , которая уникальна для каждой задачи. Т- оболочка на своем выходе R выдает результат решения задачи.

Данное исследование позволит построить фундамент для формирования автоматических трестирующих систем для более сложных вариантов описания схемы. На данном этапе не до конца решена проблема синтеза и тестирования поведенческого описания схем. На самом деле мечта всех проектировщиков схем состоит именно в том чтобы проектирование поведения схемы мало чем отличалось от написания обычной программы , такое возможно с использованием поведенческого описания , но такие коды часто бывают не синтезируемы.