Последнее десятилетие ХХ-го века и начало ХХI-го характеризуются стремительным развитием FPGA- и HDL-технологий проектирования вычислительной техники (ВТ), основанных на использовании БИС с перестраиваемой архитектурой типа FPGA и CPLD [1,2] и языков программирования аппаратуры, таких как VHDL и VERILOG [3-7]. Развиваются также подходы и технологии диагностирования ВТ. Значительным событием в этой области была разработка стандарта IEEE 1149.01 "BOUNDARY SCAN" на контролепригодное проектирование дискретных устройств (ДУ) на основе БИС, в том числе FPGA и CPLD, разработанного объединенной группой по тестам - JTAG [1,8]. Благодаря новым технологиям появилась уникальная возможность создания больших проектов непосредственно на АРМ на базе персонального компьютера, что особенно важно для Украины, имеющей, с одной стороны, гигантский парк морально и физически устаревшей техники, и, с другой стороны, испытывающей известные проблемы в радиоэлектронной промышленности. В этой связи возникают актуальные задачи проведения научных исследований по новым hardware-технологиям.

Как одна из областей применения новых технологий в данной работе предлагается разработка диагностического обеспечения ДУ. Рассматривается методология решения диагностических задач, разработанная на кафедре ЭВМ ДонНТУ [9-11], позволяющая решать разнородные задачи детерминированного и случайного (псевдослучайного) тестирования ДУ единым подходом, основанным на использовании специально разработанной диагностической модели (Т-модель). Анализируется процесс проектирования тестпроцессора на базе САПР ACTIVE-HDL фирмы ALDEC Inc, США [5,12].
Особенности HDL- , FPGA- и HES-технологий

В настоящее время среди широкого круга критериев классификации hardware-технологий определяющими являются
способ представления (ввода, описания) проекта и
способ выполнения (изготовления) проекта.

По способу представления различают схематический, автоматный и языковый способы. Первый основан на вводе проекта в виде схемы, второй - на описании проекта как конечного автомата, последний - на представлении проекта на специальном языке описания (программирования) аппаратуры - HDL (Hardware Description Language), среди которых в последнее время наибольшую популярность получили VHDL и VERILOG [3-7].

По способу выполнения ВУ различают следующие основные способы:
ASIC (Applications Specific Integrated Circuit) - проектирование ВУ на основе специализированных БИС;
FPGA (Field Programmable Gate Array) - проектирование ВУ на основе БИС с программируемой (перестраиваемой) структурой.

Анализ основных технологий проектирования ВУ позволяет сделать выбор в пользу сочетания HDL- и FPGA-технологий. Используемые совместно они характеризуются следующими положительными особенностями [2]:
Сочетание схемного, автоматного и языкового способов ввода проекта.
Моделирование и отладка (TESTBENCH) на всех этапах проектирования.
Поддержка IEEE-стандартов на VHDL (1076-87/93) и VERILOG(1364-95).
Автоматический синтез FPGA- и CPLD-устройств.
In System Programmable - автоматическое реконфигурирование и периферийное сканирование по архитектуре BOUNDARY-SCAN (IEEE std 1149.1); неограниченное число циклов переконфигурирования.
Возможность построения сложной вычислительной системы (ВС) на одном кристалле.
Проектирование и изготовление ВС на персональном компьютере.

Одной из отличительных особенностей сочетания этих технологий проектирования является возможность применения HES - технологии (Hardware Embedded Simulation Technology) разработанной компанией Alatek [13]. Эта технология основана на аппаратном ускорении моделирования проектов за счет использования аппаратных ускорителей базирующихся на FPGA-БИС. Ускорители представляют собой платы расширения с интерфейсом PCI и содержат одну или четыре программируемые микросхемы Virtex производства фирмы Xilinx. Разработчик проекта определяет, какие блоки проекта будут выполняться на ускорителях; остальные блоки моделируются программным симулятором. Взаимодействие моделируемых модулей осуществляется через специальный интерфейс, что полностью прозрачно для пользователя. Таким образом, HES-технология представляет собой программно-аппаратную платформу для ускоренного моделирования сложных проектов.

Особенности HES - технологии:

• Ускорение моделирования от 10 до 1000 раз.
  
• Поддержка всех популярных симуляторов, функционирующих в ОС Unix.
  
• Возможность одновременного использования до 4-х карт.
  
• Скорость моделирования более 100000 циклов в секунду.
  
• Выборочное моделирование модулей проекта.
  
• Поддержка VHDL, Verilog, EDIF и др. стандартов.
  
• Поддержка операционных систем Solaris, Unix, Linux и Windows NT/2000.
  
• Поддержка двунаправленных портов.
  
• Режим совместного моделирования в системах Active-HDL 4.x компании . Aldec, Inc..
  
• Платы на основе микросхем Xilinx Virtex XCV800, XCV2000 и XCV6000.
  
• Поддержка проектов содержащих более 10 млн. вентилей.
  
• Максимальная емкость 90 млн. вентилей нижнего уровня (4 платы с микросхемами Xilinx Virtex XCV6000E) - 30 млн. "реальных" вентилей.
• Ожидаемое удвоение ёмкости каждые 9 месяцев.
  
• Прозрачность аппаратного моделирования для пользователя т.е. пользователь получает результаты моделирования в таком же виде как и в случае полностью программного моделирования.

Проектирование диагностического обеспечения на основе HDL- и FPGA-- технологий

К началу 80-х годов несостоятельность классического подхода проектирования вычислительной техники (ВТ), когда диагностическое обеспечение (ДО) разрабатывается на последних этапах, уже ни у кого не вызывала сомнений. Как результат разрешения конфликта родилось новое направление - контролепригодное проектирование (design for testability) [14-16].Развитие этого направления привело к появлению стандарта IEEE Std. 1149.1 (Boundary-Scan) разработанного объединенной группой по тестам - JTAG, который периодически обновляется [8,14].Однако, несмотря на полученные вслед за эти важные результаты, попрежнему остается доминирующим традиционный подход тестового диагностирования (ТД), состоящего в применении для каждой из его задач индивидуального подхода, начиная от идеи и заканчивая технической реализацией. Это приводит к высокой трудоемкости и стоимости ДО. В то же время общая природа задач ТД создает почву для унифицированного подхода. Стремительное развитие новейших HDL- и FPGA-технологий и САПР на их основе создают почву для разработки такого подхода на их основе.

В данном разделе описывается подход проектирования диагностического обеспечения ДУ на основе совместного использования HDL-, FPGA- и HES-технологий.

Основой предлагаемого подхода является так называемая Т-модель объекта диагностики (ОД).

В общем случае ОД дискретного типа со множеством входов X={xi}, i=1,..,n, выходов Y={yj}, j=1,...,m, множеством моделируемых неисправностей H={hk}, k=1,...,p и его Т-модель можно представить обобщенными структурами:

Рисунок 1 - Дискретный ОД и его Т-модель

Особенностью Т-модели является наличие специальных выходов Т={Tk}, называемых выходами тестируемости неисправностей ОД. Выход Tk выражает условие обнаружения неисправности hk входной тестовой последовательностью на выходах Y и может быть описан функцией тестируемости неисправности T(hk), которая в общем случае определяется над входами и внутренним состоянием ОД.

Если в качестве ОД выступает комбинационная логическая схема (КЛС), то функция T(hk) для неисправности hk константного типа (КН), может быть представлена логическим произведением функций управляемости неисправности hk и наблюдаемости КТ, в которой моделируется hk [14,16].

Так как число всевозможных КН пропорционально кубу вентилей ОД [14], а схема, реализующая функцию тестируемости для отдельных неисправностей, может быть соизмеримой по сложности с самим ОД , то тривиальная реализация Т-модели по указанным функциям оказывается проблематичной. При этом реализация функции управляемости не представляет затруднений - это прямой либо инверсный выход структурного элемента ОД, реализующего функцию fк ; проблематичной оказывается реализация функций наблюдаемости как по сложности так и по точности.

Этот недостаток преодолевается в данной работе специальным представлением функций наблюдаемости в виде суперпозиций так называемых локальных функций тестируемости (ЛФТ). Логикотопологический анализ ДУ c учетом связности (эквивалентности, доминирования, подчиненности и совмещаемости) неисправностей позволяет минимизировать необходимое число ЛФН, что в конечном итоге существенно упрощает реализацию функций наблюдаемости КТ ОД.

Построение Т-модели для последовательностной схемы (ПС) выполняется на основе модели Хаффмана.

Как известно, модель Хаффмана любое ДУ представляет композицией КЛС и элементов задержки (ЭЗ),

Рисунок 2 - Преобразование ПС по модели Хаффмана

и пренебрегая неисправностями ЭЗ, тестирование исходной ПС в результате такого преобразования сводится к тестированию его КЛС с множеством неисправностей. Отсюда следует, что Т-модель ПС может быть построена как Т-модель его комбинационной части.

Принцип решения диагностических задач на базе Т-модели отображается структурной схемой, представленной на рис. 3. Такая схема кроме собственно Т-модели включает в свой состав Т-оболочку, функции и схема которой определяется типом решаемой задачи. Используемый же в структуре генератор случайных либо псевдослучайных тестов (ГСТ) используется для возбуждения функций тестируемости по случайному (псевдослучайному) закону.

Рисунок 3 - Принцип решения диагностических задач на базе Т-модели

В дальнейшем, говоря о случайном тесте либо генераторе, условимся иметь ввиду также и псевдослучайные их разновидности.

Работу приведенной структуры можно описать следующим образом. Под воздействием теста на выходах тестируемости {Т(hk)} появляется тестовая реакция, так что если в некоторый момент времени t на входах ОД генератор тестов выставляет тест неисправности hk, то соответствующий выход тестируемости взводится в лог."1"; в противном случае на этом выходе лог. "0". Тестовая реакция поступает на Т-оболочку, специфическую для каждой задачи, которая на своем выходе выставляет результат решения задачи.

Задачи могут решаться путем программного и/или аппаратного моделирования. Последний вариант предполагает построение специального тестсопроцессора по HES-технологии [13], которая описывалась выше. Процесс построения такого сопроцессора осуществляется на основе FPGA в альянсе САПР ACTIVE-HDL, SYNOPSYS EXPRESS и XILINX FOUNDATION.

Предлагаемый подход тестового диагностирования ДУ имеет следующие особенности, выгодно отличающие ее от аналогов:

• моделирование неисправных состояний ДУ за один проход;
  
• параллельное моделирование неисправностей;
  
• возможность иерархического построения диагностических моделей ДУ;
  
• возможность аппаратного подхода для решения диагностических задач;
  
• решение разнородных задач единым подходом на основе
  
• программного и/или аппаратного моделирования.

В целом можно утверждать, что предложенный подход решения диагностических задач характеризуется высоким быстродействие, низкой трудоемкостью и высокой степенью автоматизации за счет единого подхода решения разнообразных диагностических задач, а также возможностью аппаратной реализации.

Наибольшая эффективность данного подхода обеспечивается в случае реализации рассмотренных моделирующих схем в виде тест-процессора, выполняемого на базе FPGA, что обеспечивает параллельное аппаратное моделирование всех КН ОД.

В настоящее время на кафедре ЭВМ ДонНТУ на базе VHDL и C++ в среде САПР ACTIVE-HDL ведется разработка экспериментальной подсистемы генерации и анализа тестов, реализующей представленный подход проектирования ДО.

1. Программируемые логические ИМС на К-МОП структурах и их применение /П.П. Мальцев, Н.И. Гарбузов, А.П. и др. - М.: Энергоатомиздат, 1998.-160 с.
2. The Programmable Logic Data Book // San Jose, California, US: XILINX (www.xilinx.com).
   Peter J.Ashenden. The designer's Guide to VHDL / San Francisco California, US 1995г. 688c.
3. Bhasker J. A VHDL Synthesis Primer. Second Edition. // Star Galaxy Publishing, PA 18103 1996г. 296 с.
   ACTIVE-HDL Серия. Книги 1-4. США, Невада: ALDEC, 1999 (www.aldec.com.ua).
4. Бибило П.Н. Основы языка VHDL. - Минск: Ин-т техн. кибернетики НАН Беларуси, 1999.- 202с.
5. VHDL - язык описания аппаратных средств: Учеб. пособие / А.С. Яицков; Под. ред. акад. B.C. Бурцева, акад. Б.С. Митина. М. : Изд-во МАТИ-РГТУ "ЛАТМЭС", 1998- 119с.
6. Test access Port and Boundary-Scan Architecture //IEEE Standart 1149.1 - 1990 (Includes IEEE Std 1149.1a - 1993).
   Зинченко Ю., Дяченко О., Маркитантов В. и др.. Новые hardware-технологии в ДонНТУ / Материалы междунар. научн.-техн. конф. "Новые информационные технологии в САПР и АСУ". - Киев. -2001.- Киев: Украинский дом экономических и научн.-техн. знаний. - 2001. С 12 - 19.
7. Zinchenko Y. E. computer-aided design and hardware description languages /Сборник трудов Донецкого государственного техниче-ского университета. Серия: Проблемы моделирования и автоматизации проектирования динамических систем, выпуск 10. - Донецк: ДонНТУ, 1999.- С. 210-216.
8. Зинченко Ю.Е. Т-модель дискретного устройства и решение диагностических задач на ее основе // Вестник ТРТУ - ДонНТУ. Материалы II Международного семинара "Практика и перспективы институционного партнерства". Донецк, ДонНТУ, 2001, N 1. С 36 - 47.
9. Сайт ALDEC, Inc. www.aldec.com
10. Сайт ALATEK, Inc. www.alatek.com
11. Abramovici M. Digital System Testing & Design. - IEEE, 1998. - 570 p.
12. Уильямс Т.У., Паркер К.И. Проектирование контролепригодных устройств //ТИИЭР, 1983. - Т. 71. - № 1. - С. 122 - 139.
13. Ярмолик В.Н. Контроль и диагностика цифровых узлов ЭВМ. - Мн.: Наука и техника. 1988, - 240 с.

[источник]