Перевод: Турмий А.С.
Оригинальное название статьи: FPGA verification must address user uncertainty for prototyping, system validation
Источник: http://dsp-fpga.com/fpga-uncertainty-prototyping-system-validation
Недавняя активная экспансия и диверсификация рыка тестирования FPGA имеет некоторое сходство с подобными процессами, происходившими на рынке ASIC примерно 20 лет назад, хотя и сталкивается с противоположными проблемами, обусловленными законом Мура. Когда компании вроде Quickturn Systems создали массивные логические эмулирующие системы для верификации ASIC в 90х годах, пользователи должны были убедиться в том, что достаточное количество денег было потрачено не зря, а именно на верификацию ASIC систем. Сегодня верификация FPGA может быть адресована встроенным платам рабочей станции или даже встроенным тестовым точкам, находящимся непосредственно внутри FPGA.
Но клиенты в 90х годах были сдержаны ценовыми характеристиками таких систем на пути к логической эмуляции. Современный же пользователь FPGA может воспринять такую систему несколько осторожно или даже примитивно, непрозрачно. Однако, во многих случаях, пользователи FPGA не решаются создавать системы, основанные на использовании целого множества FPGA (или на ASIC, прототипированных с помощью FPGA) без этих средств. Более новые поколения FPGA, укомплектованных миллионами однотипных логических элементов, интегрируют блоки RISC, CPU, DSP, ассоциативные сопроцессоры и высокоскоростные каналы связи, встроенные на чип. Верификация таких проектов является необходимостью, а не роскошью.
На этапе программного обеспечения большинство производителей FPGA, в том числе и три главных поставщика EDA, предлагают средства «Design for Verification», которые связывают поведенческую модель симуляции в тестирование на системном уровне и тестирование регрессивного анализа. Если такие инструменты будут нужны, на каком-то этапе они должны будут соединены с аппаратным обеспечением, которое могло бы связать специфические схемы FPGA с требованиями системного уровня.
Понятие о встроенной карте является простейшим концептуальным препятствием для широкого круга разработчиков. Эта проблема может иметь форму какого-либо модуля, который интегрируется в FPGA на этапе полной остановки. Однако, сообщество разработчиков FPGA по-прежнему должно принимать тот факт, что FPGA могут сами помочь в собственном тестировании, если они надеются на дальнейшее и скорое инновационное решение.
Результаты, характеризующие SoCs совмещены с языком синтеза и IP-библиотеками для того, чтобы проектировщику было легче тестировать платформу аппаратной реализации своих идей. То, что началось как средство прототипирования других кремниевых устройств, стало путем собственной верификации FPGA, а также стало неким индикатором того, как рынок верификации FPGA мог быть использован в качестве отправной точки загрузки следующего поколения FPGA, основанного на известных проектных решениях.
Встроенные инструменты потенциально могут привести разработчиков к следующему этапу тестирования встроенного аппаратного обеспечения с пределах схем FPGA и ASIC. В прошлом эта идея была использована для тестирования разработки чипов посредством портов ввода/вывода. Эта концепция дала толчок развитию военного стандарта JTAG. Эта идея была распространена на FPGA с помощью использования тестовых точек и применяется для проверки не только одиночных FPGA, но и для проверки поведения систем, включающих множество FPGA.
С тех пор, как новые поколения FPGA начала включать миллионы одинаковых элементов, возникла необходимость использования встроенных инструментов. Однако, FPGA обеспечивают наличие, как минимум, нескольких ассиметричных ядер, обрабатывающих сложные наборы данных в реальном времени. Поэтому требуется наличие множественных сложных программных и аппаратных средств тестирования для обеспечения успешного прохождения первого этапа проектирования.
