|
|
|
Библиотека по теме выпускной работы
|
|
Собственные публикации
|
-
Разработка структуры системы верификации FPGA-проектов.
|
Авторы:
|
Шерекин А.А., Зинченко Ю.Е., Зинченко Т.А., Корченко А.А.
|
|
Год:
|
2012
|
|
Источник:
|
Информационные управляющие системы и компьютерный мониторинг / Материалы ІІІ Всеукраинской научно-технической конференции студентов, аспирантов и молодых ученых, 16-18 апреля 2012 г., Донец. национал. техн. ун-т; редкол.: Е.А. Башков (председатель) и др. — Донецк: ДонНТУ, 2012.
|
|
Описание:
|
Рассмотрена проблематика верификации и ее место в процессе проектирования аппаратных проектов на базе FPGA. Рассмотрены структурные элементы, используемые в процессе верификации. Разработан вариант структуры, согласно которой можно выполнять верификацию. Проанализированы положительные и отрицательные характеристики предлагаемой структуры
|
-
Разработка устройства аппаратной сортировки с постоянным временем ввода и вывода
|
Авторы:
|
Шерекин А.А., Зинченко Ю.Е.
|
|
Год:
|
2011
|
|
Источник:
|
Информатика и компьютерные технологии / Материалы VII международной научно-технической конференции студентов, аспирантов и молодых учёных, 22-23 ноября 2011 г., г. Донецк: сб. доп. в 2 т./ Донец. национал. техн. ун-т; редкол.: Е.А. Башков (председатель) и др. — Донецк: ДонНТУ, 2011. — Т.1. — с. 72-76.
|
|
Описание:
|
Рассмотрены варианты аппаратной реализации сортирующих устройств на базе различных структур данных. Выполнен анализ четырех элементарных вариантов сортирующих устройств, раскрываются их преимущества, недостатки и сделана попытка на их базе разработать сортировщик, оптимальный со стороны производительности и аппаратных затрат
|
-
Разработка системы реального времени на базе комплекса VIRTEX-5 FPGA ML501
|
Авторы:
|
Зинченко Ю.Е., Шерекин А.А., Коваленко И.А., Ковалев А.М.
|
|
Год:
|
2011
|
|
Источник:
|
Информатика и компьютерные технологии / VII международная научно-техническая конференция студентов, аспирантов и молодых учёных, 22-23 ноября 2011 г., г. Донецк: сб. доп. в 2 т./ Донец. национал. техн. ун-т; редкол.: Е.А. Башков (председатель) и др. — Донецк: ДонНТУ, 2011.
|
|
Описание:
|
Рассмотрена реализация системы реального времени для контроля температуры компьютерных систем. Выполнено описание и показана актуальность применения данной системы, рассмотрены структуры отладочного комплекса FPGA Virtex-5 ML501 и ее составных частей. На их основе построена СРВ
|
-
Функциональная модель синхронной статической памяти с нулевым временем смены режима (zbt ssram)
|
Авторы:
|
Шерекин А.А., Губарь Ю.В.
|
|
Год:
|
2010
|
|
Источник:
|
Информатика и компьютерные технологии / Материалы VI международной научно-техническая конференци студентов, аспирантов и молодых учёных, 23-25 ноября 2010 г., г. Донецк / Донец. национал. техн. ун-т; редкол.: Е.А. Башков (председатель) и др. — Донецк: ДонНТУ, 2010. — с 76-83.
|
|
Описание:
|
Рассмотрены актуальные вопросы разработки и исследования функциональной модели синхронной статической памяти ZBT SSRAM. Проведено математическое моделирование модуля этого типа памяти средствами системы Active-HDL в режимах записи и считывания информации и выявлены основные закономерности и особенности ее работы.
|
|
|
Переводы
|
-
Introducing UVM Connect
|
Автор:
|
Adam Erickson, Verification Technologist, Mentor Graphics
|
|
Перевод:
|
Шерекин А.А.
|
|
Год:
|
2012
|
|
Источник:
|
Verification Academy
|
|
Описание:
|
В статье представлена новая библиотека с открытым исходным кодом UVM Connect (UVMC) от компании Mentor. UVMC обеспечивает связывание TLM1 и TLM2 и передачу объектов между моделями и компонентами SystemC и SystemVerilog. Она также предоставляет API команд UVM для доступа и контроля UVM-симуляции из SystemC (С, С++)
|
|
|
Тематические статьи
|
-
Interconnect Testing with Boundary Scan
|
Автор:
|
Paul Wagner
|
|
Год:
|
1987
|
|
Источник:
|
International Test Conference - ITC, 1987
|
|
Описание:
|
Boundary Scan это структурная технология, которую можно использовать для упрощения тестирования интегральных схем, плат и систем. С её помощью можно получать тестовые шаблоны, которые обеспечат 100% покрытие ошибочных ситуаций внутри схемы и проверку межсоединений. В статье описываются преимущества и недостатки Boundary Scan, а также реализация Boundary Scan в интегральных схемах. Также приводятся методики генерации тестовых алгоритмов.
|
-
Boundary Scan with Cellular-Based Build-In Self-Test
|
Авторы:
|
Clay S.Gloster, Jr., Franc Brglez
|
|
Год:
|
1988
|
|
Источник:
|
International Test Conference - ITC, 1988
|
|
Описание:
|
В статье рассматривается совместное использование технологии граничного сканирования и встроенного тестирование. Предлагаемая реализация граничного сканирования соответствует стандарту Joint Test Advisory Group Recommendation 1.0, а встроенный тест реализуется в киде клеточного автомата. Тестовые последовательности генерируются двумя источниками (первый использует методику клеточного автомата, а второй основывается на традиционных сдвиговых регистрах с линейной обратной связью) и сравниваются. Анализируются различия этих шаблонов в количестве покрываемых ошибок и приводятся иллюстрации.
|
-
BSM2: Next Generation Boundary-Scan Master
|
Авторы:
|
Frank P. Higgins, Rajagopalan Srinivasan
|
|
Год:
|
2000
|
|
Источник:
|
18th IEEE VLSI Test Symposium (VTS'00)
|
|
Описание:
|
Стратегия граничного сканирования требует четкой синхронизации действий устройств интегрированных на плату или системы устройств. Стандартный чип-мастер граничного сканирования был разработан для достижения синхронности. В данной статье рассматривается разработанная новая версия, названная BSM2, которая обеспечивает более гибкую архитектуру и ряд дополнений по сравнению с оригинальным мастером.
|
-
Built-In Self-Test (BIST) Using Boundary Scan
|
Автор:
|
Texas Instruments
|
|
Год:
|
1996
|
|
Источник:
|
Texas Instruments
|
|
Описание:
|
В данной статье описывается тестовая архитектура на базе технологии граничного сканирования и стандартной 4-контактной шины тестирования. Эта архитектура расширяет возможности граничного тестирования, как структуры базирующейся исключительно на сканировании, до структуры, которая поддерживает возможности встроенного самотестирования (BIST, Built-in-Self-Test).
|
-
Testing and Diagnosis of Interconnect Faults in Cluster-Based FPGA Architectures
|
Авторы:
|
Ian G. Harris, Russell Tessier
|
|
Год:
|
2002
|
|
Источник:
|
Department of Electrical and Computer Engineering, University of Massachusetts at Amherst
|
|
Описание:
|
В связи с тем, что плотность размещения элементов в интегральных схемах растет, кластерная архитектура создания ПЛИС становится все более популярной. Особенность такой архитектуры в том, что несколько логических блоков группируются вместе в крупнозернистые логические блоки. По причине того, что для ПЛИС характерна высокая плотность внутренних межсоединений, что помогает уменьшить занимемое на кристалле место, значительно усложняется тестирование межсоединений в ПЛИС. Для решения этой проблемы был разработан иерархический подход для формирования конфигурации ПЛИС, который включает обнаружение и даигностику межсоединений. Подробности этого подхода изложены в данной статье.
|
|
|
