ДонНТУ   Портал магистров

Библиотека материалов по теме выпускной работы

    Собственные публикации и доклады

  1. Разработка системы реального времени на базе Xilinx XC3S500E Spartan-3E FPGA

    Авторы: Волошин Д.Н., Зинченко Ю.Е.

    Описание: В данной работе описывается методика разработки системы реального времени (СРВ) на FPGA. В качестве примера приводится развёртывание СРВ на отладочной плате Xilinx XC3S500E Spartan-3E FPGA. Сделаны выводы о преимуществах и недостатках реализации систем реального времени на ПЛИС данного типа.

    Источник: Інформатика і комп’ютерні технології (ІКТ-2011) / Матерiали VII мiжнародної науково-технiчної конференцiї студентiв, аспiрантiв та молодих вчених – Донецьк, ДонНТУ – 2011, с. 44-47.

  2. Конвейерные устройства на FPGA

    Авторы: Волошин Д.Н., Зинченко Ю.Е., Дяченко О.Н.

    Описание: В данной работе приведена методика преобразования комбинационных арифметических схем в конвейерные. В качестве примера приводится конвейерная реализация операций суммирования и умножения на FPGA. На основе результатов синтеза данных схем в среде Xilinx ISE 12.4 для микросхемы Virtex6 делается вывод о целесообразности разработки схем подобного рода.

    Источник: Інформаційні управляючі системи та комп’ютерний моніторинг (ІУС-2012) / Матерiали III мiжнародної науково-технiчної конференцiї студентiв, аспiрантiв та молодих вчених – Донецьк, ДонНТУ – 2012.

  3. Конвейерная реализация на FPGA сумматоров и умножителей

    Авторы: Волошин Д.Н., Зинченко Ю.Е., Войтов Г.В.

    Описание: В данной статье приведены схемы конвейерной реализации операций суммирования и умножения, их синтеза и сделаны выводы об эффективности разработанных решений.

    Источник: Сучасні комп’ютерні інформаційні технології (АСІТ'2012) / Матерiали школи-семінару молодих вчених та студентів – Тернопіль, ДонНТУ – 2012.

    4. Тематические статьи

  4. Pipelining and parallel processing

    Авторы: Keshab K. Parhi

    Описание: Рассматриваются методы параллельной и конвейерной обработки цифровых сигналов

    Источник: Keshab K. Parhi. VLSI Digita Signal Processing Systems: Design and Implementation. John Wiley & Sons, 1999. ISBN: 0-471-24186-5. Chapter 3: Pipelining and Parallel Processing.

  5. Design of very deep pipelined multipliers

    Авторы: Alex Panato, Sandro Silva, Flavio Wagner, Marcelo Johan, Ricardo Reis, Sergio Bampi

    Описание: Рассматривается построение конвейерных умножителей с фиксированной и плавающей запятой

    Источник: Alex Panato, Sandro Silva, Flavio Wagner, Marcelo Johan, Ricardo Reis, Sergio Bampi. Design of Very Deep Pipelined Multiplier for FPGAs. Proceedings of the conference on Design, automation and test in Europe – Volume 3. IEEE Computer Society Washington, DC, USA ©2004.

  6. A clocking technique for FPGA pipelined designs

    Авторы: Oswaldo Cadenas, Graham Megson

    Описание: Анализируется отображение конвейерных устройств на архитектуру FPGA

    Источник: Oswaldo Cadenas, Graham Megson. A clocking technique for FPGA pipelined designs. Journal of System Architecture 50 (2004) 687-696.

  7. Спецпроцесори для двовимірного дискретного косинусного перетворення

    Авторы: Сергієнко А.М., Лепеха В.Л., Лесик Т.М.

    Описание: Описано ход разработки спецпроцессоров для прямого и обратного двумерного дискретного косинусного преобразования с использованием метода синтеза конвейерных вычислительных устройств. Показаны преимущества этих процессоров как по быстродействию, так и по аппаратным затратам при их реализации в программируемых логических интегральных схемах.

    Источник: Журнал “Вісник” НТУ КПИ. “Інформатика, управління і обчислювальна техника”. Випуск №47. Київ “Вік+”

  8. Реализация декодера Рида-Соломона в ПЛИС

    Авторы: Лепеха В.Л., Лесик Т.М., Франко Р.А.

    Описание: Рассматриваются вопросы реализации декодера Рида-Соломона с учётом архитектурных особенностей программируемых логических интегральных схем (ПЛИС).

    Источник: Журнал “Вісник” НТУ КПИ. “Інформатика, управління і обчислювальна техника”. Випуск №50. Київ “Вік+”

  9. A New Approach to Pipeline FFT Processor

    Авторы: Shousheng He and Mats Torkelson

    Описание: Исследуются особености построения конвейерных устройств для быстрого преобразования Фурье

    Источник: Department of Applied Electronics, Lund University S-22100 Lund, SWEDEN

    10. Переводы статей

  10. Конвейерный умножитель и FPGA архитектура

    Авторы: Mathew Wojko

    Автор перевода: Волошин Д.Н.

    Описание: В статье рассматриваются методы конвейерного умножения на FPGA. Дается анализ преимуществам и недостаткам каждого метода. Предлагается альтернативная структура логического элемента. Делаются выводы о её эффективности.

    Источник (англ.): Mathew Wojko. Pipelined Multipliers and FPGA Architecture. FPL '99 Proceedings of the 9th International Workshop on Field-Programmable Logic and Applications. Springer-Verlag London, UK ©1999.